Mestrado Integrado em Engenharia Informática e Computação. Arquitecturas Avançadas de Computadores Exame final

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1 FEUP Mestrado Integrado em Engenharia Informática e Computação Arquitecturas Avançadas de Computadores Exame final Duração: 2H00m Com consulta Atenção: Este exame tem 6 questões em 8 páginas, num total de 200 pontos. Justifique todas as respostas e apresente todos os cálculos. 1. O tempo de execução de um programa é repartido da seguinte forma: 40% em operações de vírgula flutuante, 30% em operações aritméticas com números inteiros, e 30% em outras operações. Pretende-se considerar duas melhorias diferentes: A: unidade de vírgula flutuante 1,4 vezes mais rápida; B: redução de 25% das operações de vírgula flutuante. (10) (a) Determine o aumento de rapidez (speedup) que seria obtido por cada melhoramento. Trata-se de uma aplicação da lei de Amdahl: S = 1 (1 p) + p f Speedup no primeiro caso: S 1 = 1 0,6 + 0,4 1,4 = 1,13 Uma redução de 25% corresponde a usar apenas 75% do tempo original: f 2 = = 4 3 Logo: S 2 = 1 0,6 + 0,4 f 2 = 1,11 (15) (b) Qual seria o aumento de rapidez obtido pela utilização simultânea dos dois melhoramentos? Como se trata de melhoramentos que se aplicam à mesma parte do tempo de execução (o tempo gasto em operações de vírgula flutuante), basta multiplicar os factores de melhoramento locais (i.e., os que se aplicam às operações de vírgula flutuantes, não os factores S 1 e S 2 globais). f = f 1 f 2 = 1,4 4 3 = 1,87 FEUP/MIEIC Pág. 1 de 8 Exame

2 Logo, o factor de melhoria de rapidez global é: S = 1 0,6 + 0,4 f = 1,23 (10) (c) Determine a percentagem do tempo de execução gasto em outras operações no caso de serem usados os dois melhoramentos. Sejam T o tempo de execução sem melhoramentos e T o tempo com os dois melhoramentos. T = 0,3 T + 0,4 1,87 T + 0,3 T Por outro lado: T = tempo VF + tempo outras instruções O segundo termo não é alterado pelos melhoramentos. Logo: tempo outras instruções = 0,3T + 0,3T = 0,6 T A percentagem de tempo pretendida é então: 0,6 T T = 0,6 T 0,6 T + 0,4 1,87 T = 0,737 Com a utilização dos melhoramentos 73,7 % do novo tempo de execução é despendido na execução de outras instruções. 2. Um microprocessador fabricada em tecnologia CMOS 90 nm tem 200 mm 2, operando a uma tensão de 1,5 V e uma frequência de 1 GHz. O circuito consome 40 W. (10) (a) Num dado sistema, o processador é usado à frequência nominal 70% do tempo. No restante, a frequência é de 0,5 GHz com uma tensão de alimentação de 1 V. Determine o consumo de potência neste cenário. A potência consumida é dado por: P = 1 2 C V 2 f Nas condições nominais P = 40 W. No modo de poupança, temos: V = 1 = V 1,5 f = f 2 Portanto: P = 1 2 C V 2 1,5 2 f 2 = P 1,5 2 2 = P 4,5 = 8,89 W FEUP/MIEIC Pág. 2 de 8 Exame

3 O consumo de potência é dado pela média pesada do consumo nas duas situações: 0, ,3 8,89 = 30,67 W (10) (b) Sabendo que uma bolacha de 300 mm custa e a fabricar e que o rendimento do processo de fabrico é 80%, determine o custo unitário do processador. Primeiro, determina-se o número N de circuitos fabricados. π π = 306,3 Logo, N = 306. Desses, apenas 244 (0,8 N = 244,8) podem ser vendidos. Portanto, o seu custo unitário é: = 40,98 (e/circuito) (10) (c) Assuma que o processador é migrado para uma tecnologia de 65 nm e que o custo de fabrico da bolacha é de e. Para igual rendimento do processo de fabrico, determine o novo custo nominal. É preciso calcular as dimensões do circuito integrado na nova tecnologia. O factor de redução de dimensão linear é: O factor de redução da área é: = 0,722 0,722 2 = 0,52 Logo, a área do circuito na nova tecnologia é: 200 0,52 = 104,3 mm 2 Nota: trata-se de uma grande simplificação, já que a conversão entre tecnologias de dimensões diferentes é complicada. O novo número de circuitos N é: π ,3 π ,3 = 612,4 Logo, N = 612, dos quais 489 não têm defeitos (612 0,8 = 489,6).O respectivo FEUP/MIEIC Pág. 3 de 8 Exame

4 custo unitário é: = 24,54 (e/circuito) (25) 3. Muitos processadores possuem contadores de eventos (performance counters). Explique em que consistem e qual a sua utilidade. Descreva brevemente como podem ser usados via programas como Oprofile e quais os cuidados a ter na interpretação dos valores obtidos. Contadores de eventos geram uma interrupção quando um dado número de eventos internos ocorre no processador. Para cada contador é possível configurar o número limite e o evento a ser contabilizado (falha de página, instrução terminada, previsão de salto errada, etc.). O número de contadores é limitado (p.ex. 4). Para cada interrupção, o sistema de monitorização deve usa o program counter para determinar a zona de memória correspondente. Daí obtém informação sobre o processo cujas instruções estavam nessa zona. O evento é atribuído a esse processo. Oprofile usa um kernel driver para processar as interrupções, em conjunto com várias aplicações para calcular estatísticas e visualizar resultados (quantos eventos são atribuídos a cada processo, etc.). Também permite estabelecer a correspondência entre código-objecto e código-fonte de cada processo. Além disso, fornece um conjunto de comandos para controlar o processo de amostragem (definição dos eventos, limites dos contadores, etc.) Os resultados têm apenas valor estatístico: é preciso efectuar a amostragem durante um tempo suficientemente longo e repetir as medições várias vezes. A utilização de contadores de desempenho permite realizar medições em sistemas reais, com cargas computacionais reais, sem alterar significativamente o desempenho do sistema. 4. Considere o seguinte fragmento de código: 1 daddi r3, r0, 4 2 add.d f1, f0, f0 3 l.d f2, 200(r3) 4 mul.d f2, f2, f2 5 add.d f1, f1, f2 6 beqz r3, fim 7 daddi r3, r3,-8 8 fim: s.d f2, 100(r0) (15) (a) Identifique todas as dependências de dados. FEUP/MIEIC Pág. 4 de 8 Exame

5 1. 1 3, via r3, dep. verdadeira; , via f2, dep. verdadeira; , via f2, dep. verdadeira; , via f2, dep. de saída; , via f1, dep. de saída; , via r3, dep. verdadeira; , via r3, dep. verdadeira; , via r3, dep. de saída; , via r3, anti-dependência; , via r3, anti-dependência; , via f2, dep. verdadeira. (25) (b) Apresente o diagrama temporal para a execução deste fragmento na pipeline Win- MIPS64. Assuma que a previsão de saltos é perfeita. (30) 5. Apresente a organização de um previsor de saltos (2,1) de 2048 bits (incluindo as dimensões dos respectivos componentes) e explique o seu princípio de funcionamento. Trata-se de um previsor de saltos que usa 2 bits de história (resultado dos dois últimos saltos realizados) para seleccionar 1 de 4 previsores simples (com 1 bit por posição). Cada previsor simples tem 2048/4 = 512 bits (e posições). O bit a usar na provisão é determinado pelos 11 bits menos significativos do endereço da instrução de salto. Para cada instrução, o CPU determina se se trata de uma instrução de salto condicional. Em caso afirmativo, usa os 11 bits menos significativos do contador de programa (PC) para consultar a tabela. O valor obtido é usado como previsão do salto (tomado vs. não-tomado). FEUP/MIEIC Pág. 5 de 8 Exame

6 Quando o CPU determina o resultado do teste, actualiza a tabela com o valor correspondente ao seu real desfecho. A história global (registo dos dois últimos saltos, neste caso) também é actualizada. Se a previsão estava errada, todas as instruções posteriores são anuladas. 6. Um multiprocessador SMP tem 16 CPUs. O estado das memória cache de alguns dos processadores está indicado abaixo, bem como parte da memória principal. As memórias cache são de mapeamento directo, com quatro blocos de duas palavras (de 4 bytes) cada. O sistema usa o protocolo de monitorização do barramento analisada nas aulas. Os estados dos blocos são M (modificado), S(partilhado) e I (inválido). Todos os números estão em hexadecimal. P0 Est Eti Dados B0 I B1 S B2 M B3 I P1 Est Eti Dados B0 I B1 M B2 I B3 S P15 Est Eti Dados B0 S B1 S B2 I B3 I O conteúdo de memória é: Endereço Dados Para as operações indicadas a seguir, indique as alterações de estado no sistema, bem como os valores que resultam das operações de leitura. Cada operação é aplicada ao estado inicial descrito acima. (10) (a) P15: leitura da posição 118. Processador P15, bloco B3: (S, 118, 00, 18) (obtém valor de memória). (15) (b) P15: escrita do valor 80 na posição 118. Processador P15, bloco B3: (M, 118, 00, 08). Processador P1, bloco B3: (I, 118, 00, 18). (15) (c) P15: leitura da posição 110. Processador P0, bloco B2: (S, 110, 00, 30). FEUP/MIEIC Pág. 6 de 8 Exame

7 Processador P15, bloco B3: (S, 110, 00, 30). Memória, posição 110: (00, 30) (actualização de memória). Fim do enunciado. FEUP/MIEIC Pág. 7 de 8 Exame

8 Anexo Características da pipeline WinMIPS64: Unidade funcional Latência Intervalo ALU (inteiros) 0 1 Memória de dados 1 1 Somador VF 3 1 Multiplicador (VF e int.) 6 1 Divisor (VF e int.) Nota: Instruções podem ser emitidas para as unidades funcionais (para desocuparem o andar ID) e ficar proteladas aí (no primeiro estágio das unidades funcionais multi-estágio). FEUP/MIEIC Pág. 8 de 8 Exame