ORGANIZAÇÃO DE COMPUTADORES

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1 ORGANIZAÇÃO DE COMPUTADORES 2015/ o Semestre Repescagem 1 o Teste 1 de Fevereiro de 2016 Duração: 1h00 - O teste é sem consulta e sem calculadora. - Resolva o teste no próprio enunciado, o espaço reservado para cada pergunta é suficiente para a sua resposta. Tenha em atenção que cada grupo deve ficar em folhas separadas. Utilize as costas das folhas para rascunho. - Identifique todas as folhas que entregar, folhas não identificadas não serão cotadas! - Justifique todas as respostas e indique todos os cálculos que efetuar. I. (1,5 + 1,5 + 1,5 + 1, = 12 val.) 1. Considere o processador MIPS de 32 bits apresentado nesta disciplina, com um pipeline de 5 andares. O salto é resolvido no andar de execução (não existindo predição de salto) e existe uma memória para dados e outra para programa. A execução de 1000 instruções de um troço de código demorou 1µs e a percentagem de cada classe de instruções foi o seguinte: Instruction class CPI Freq. ALU 1 50% Load & Store 2 30% Branch & Jumps?? 20% a) Tendo em conta as características desta arquitetura, indique, justificando, o CPI de instruções branch assumindo que nunca existem conflitos de dados nestas instruções. (NOTA: nesta alínea não é necessário usar os dados da tabela) Doravante, e se e só se não resolveu a alínea anterior, considere que o CPI das instruções branch é 2. b) Calcule o CPI global para esta execução. c) Calcule a frequência de relógio a que o processador tem de operar para que cumpra o tempo de execução de 1µs. Número: Nome: 1/5

2 d) Se reduzirmos as instruções load&store para 15% das instruções originais, à custa de um acréscimo para 70% de instruções aritméticas, qual é o speedup resultante? 2. Considere o processador MIPS de 32 bits apresentado nesta disciplina, com um pipeline de 5 andares (F, D, X, M, and W). Considere também que: estão implementados todos os mecanismos de forwarding possíveis (full forwarding); não estão implementados mecanismos de predição de salto (no branch prediction), nem saltos atrasados (delay slot); os saltos são resolvidos no andar de descodificação (D); um registo (do banco de registos) pode ser lido no mesmo ciclo em que é escrito; existem memórias de dados e de programa independentes. O seguinte segmento de código foi executado neste processador: 1. Loop: lw $3, 0($6) 2. add $4, $4, $3 3. addi $6, $6, 8 4. addi $7, $7, 1 5. bneq $7, $9, Loop 6. sw $4, 0($6) 7. Exit: a) Será espectável a existência de bolhas na execução deste código dadas as características deste processador? Se sim indique no código entre que instruções as bolhas deverão aparecer e justifique o seu motivo. Número: Nome: 2/5

3 b) Reescreva o código assumindo um desenrolar (loop unrolling) do código de uma vez, ou seja, duplicar o corpo do ciclo. Deverá também renomear registos por forma a optimizar a execução. Assuma que o número de iterações do ciclo original é sempre par. c) Ilustre a execução de um ciclo do código original (sem reordenação) numa arquitetura VLIW (baseada no MIPS32 com as características descritas acima) que permite fazer fetch e executar duas instruções de cada vez. Considere que a única restrição é que uma instrução VLIW só permite conter uma instrução de acesso à memória Número: Nome: 3/5

4 II. (1,5 + 1,5 + 1,5 + 1,5 + 2 = 8 val.) 1. Considere um sistema com endereços de 32 bits, endereçado ao byte, com uma memória com tempo de acesso 80T clk e uma cache de dados com as seguintes características: capacidade 32K bytes blocos de 8 bytes mapeamento direto política de escrita write-back, write allocate tempo de acesso 1T clk Neste sistema executa-se o seguinte ciclo: for(i = 0; i < 1024; i++) A[i] = B[i]; Assuma que todas as variáveis são inteiros de 4 bytes, que a variável i é guardada no registo $t1 e que os vetores A e B se encontram em memória a partir dos endereços 0x e 0x respetivamente. Considere a cache de dados vazia antes da entrada neste ciclo. a) Como é que se garante em hardware que a cache é interpretada como vazia quando o processador faz o primeiro acesso a dados? b) O primeiro acesso deste ciclo é ao elemento B[0]. Quais são os endereços das posições de memória primária lidas neste acesso? Porquê? c) Qual é a taxa de faltas na cache durante a execução deste ciclo? (nota: tenha em conta os endereços ocupados pelos vetores A e B) Número: Nome: 4/5

5 d) Qual é o tempo médio de acesso à memória na execução deste ciclo? (se e só se não resolveu a alínea anterior, considere uma taxa de faltas de 50%) e) Sugira duas alterações às características da cache que cada uma por si só permita aumentar a taxa de sucesso. Justifique sucintamente. Alteração 1: Alteração 2: Número: Nome: 5/5