1. Considere um processador super-pipelined com 4 estágios (IF,ID,EX,WB), a operar à frequência de 1GHz, e com as seguintes caracteristicas:

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1 1. Considere um processador super-pipelined com 4 estágios (IF,ID,EX,WB), a operar à frequência de 1GHz, e com as seguintes caracteristicas: unidades funcionais pipelined com as seguintes latências: 1 INT ALU 1 ciclo 1 LOAD/STORE 1 ciclo para calculo do endereço efectivo e 1 ciclo para acesso à cache L1 1 FP ADD 2 ciclos 1 FP MULT 2 ciclos 1 FP DIV 4 ciclos inexistencia de caminhos de forwarding e escrita em meio ciclo; existência de um branch target buffer (BTB) associada ao andar de IF, com um branch predict buffer de 1 bits; resolução dos conflitos de controlo no andar de execução; leitura, descodificação e emissão de 1 instrução em cada ciclo de relógio, e escrita de até 2 instruções em cada ciclo de relógio. Considere ainda o seguinte troço de código: Memória de instruções Operação MOV R1,R0 ; R1 R0 (=0) LDI R2,#1000h ; R2 1000h loop: L.D F1,1000h(R1) ; F1 M[R1+1000h] L.D F2,2000h(R1) ; F2 M[R1+2000h] MUL.D F1,F1,F1 ; F1 F1 F1 MUL.D F2,F2,F2 ; F2 F2 F2 ADD.D F3,F1,F2 ; F3 F1 + F2 ADD R1,R1,#8 ; R1 R1-8 DIV.D F3,F3,F0 ; F3 F3 / F0 S.D FF8h(R1),F3 ; M[R1+ff8h] F3 BNE R1,R2,loop ; PC loop se R1 R2 Resolva as seguintes alíneas fazendo todas as simplificações que considerar convenientes, anotando-as junto da resposta. 2.0 val. (a) Preencha o diagrama temporal apresentado na página seguinte indicando os passos na execução do troço de código apresentado nos primeiros 23 ciclos de relógio. Indique explicitamente a ocorrência de eventuais conflitos estruturais, de dados e/ou de controlo. 1.0 val. (b) Indique o tempo de execução do troço de código indicado, desde o início da primeira instrução até ao termino da ultima instrução. Num.: Nome: Pág. 1

2 Memória de Ciclo Instruções MOV R1,R0 LDI R2,#1000h loop: L.D F1,1000h(R1) L.D F2,2000h(R1) MUL.D F1,F1,F1 MUL.D F2,F2,F2 ADD.D F3,F1,F2 ADD R1,R1,#8 DIV.D F3,F3,F0 S.D FF8h(R1),F3 BNE R1,R2,loop Num.: Nome: Pág. 2

3 Num.: Nome: Pág. 3

4 2.0 val. (c) Aplicando a técnica de desenrolamento de ciclo, re-escreva o código indicado, de forma a evitar a existência de conflitos de dados. No caso da existência de multiplas soluções, escolha a solução mais simples e usando o mínimo número de registos. Num.: Nome: Pág. 4

5 1.0 val. (d) Indique em que condições é que uma métrica de IPC (instructions per cycle) pode ser usada para comparar o desempenho entre processadores diferentes. 2.0 val. (e) Considere que o processador tem um barramento de endereços de 32 bits, suporta instruções de 32 bits (as quais devem estar alinhadas em memória) e que possui um branch target buffer com capacidade para 16 entradas, estando cada entrada associada a um branch predict buffer de 1 bit. Apresente a estrutura do preditor de saltos, e explique sucintamente como é realizado a predição de salto (pode ser através do esquema) e a actualização da informação na tabela de predição. Num.: Nome: Pág. 5

6 2. Considere um processador super-escalar com: agendamento dinâmico usando o algoritmo Tomasulo; execução especulativa com um preditor dinâmico associado ao andar de IF com 2 bits de BPB; issue simultâneo de duas instruções por ciclo de relógio; 1 CDB e commit simultâneo de 2 instruções; unidades funcionais com as seguintes latências: 1 INT ALU/BRANCH 1 ciclo 1 LOAD/STORE 1 ciclo para cálculo do endereço + 1 ciclo para acesso à memória 1 FP ADD 3 ciclos 1 FP MULT 5 ciclos 1 FP DIV 20 ciclos 2.0 val. (a) Preencha a tabela indicada na página seguinte indicando, para cada instrução, o ciclo de relógio em que esta está em cada um dos estágios do processador. Num.: Nome: Pág. 6

7 Memória de Estágio Instruções IF ISSUE INT LD/ST FP ADD FP MUL FP DIV CDB Commit MOV R1,R0 LDI R2,#1000h loop: L.D F1,1000h(R1) L.D F2,2000h(R1) MUL.D F1,F1,F1 MUL.D F2,F2,F2 ADD.D F3,F1,F2 DIV.D F3,F3,F0 S.D 1000h(R1),F3 ADD R1,R1,#8 BNE R1,R2,loop loop: L.D F1,1000h(R1) L.D F2,2000h(R1) MUL.D F1,F1,F1 MUL.D F2,F2,F2 ADD.D F3,F1,F2 DIV.D F3,F3,F0 S.D 1000h(R1),F3 ADD R1,R1,#8 BNE R1,R2,loop loop: L.D F1,1000h(R1) L.D F2,2000h(R1) MUL.D F1,F1,F1 MUL.D F2,F2,F2 Num.: Nome: Pág. 7

8 3. Considere que pretende projectar um sistema embebido multi-core, o qual deverá ser integrado em lógica reconfigurável. Admita que o projeto do sistema de hierarquia de memória deverá ter em conta os seguintes requisitos: Sistema multi-core Processador com 16 cores Instruções de 32 bits Barramento de dados de 64-bits Barramento físico de endereços de 28 bits Memória partilhada com 512MB, endereçavel à palavra de 32 bits Acesso a um disco rígido de estado sólido Sistema de memória virtual Endereços virtuais de 28-bits 2 níveis de tradução Entradas nas tabelas de páginas com 4B Páginas e tabelas de páginas com 4KB 2.0 Val. (a) Assumindo uma cache de instruções de mapeamento directo com capacidade para 1KB, organizada em 64 linhas, e ainda o troço de código indicado em baixo, determine: (a) a taxa de falhas na cache; e (b) o conteúdo da cache após a execução do troço de código. Na resolução desta alínea considere que o resultado da instrução BGE é sempre Not Taken. Endereço Memória de instruções Operação h MOV R1,R0 ; R1 R0 (=0) h LDI R2,#1000h ; R2 1000h h loop: L.D F1,1000h(R1) ; F1 M[R1+1000h] h L.D F2,2000h(R1) ; F2 M[R1+2000h] h MUL.D F1,F1,F1 ; F1 F1 F h MUL.D F2,F2,F2 ; F2 F2 F h SUB.D F3,F1,F2 ; F3 F1 F h BGE F3,skip ; PC skip se F Ah MOV.D F2,F1 ; F2 F Bh skip: S.D 3000h(R1),F2 ; M[R1+3000h] F Ch ADD R1,R1,#8 ; R1 R Dh BNE R1,R2,loop ; PC loop se R1 R2 Num.: Nome: Pág. 8

9 Endereço Memória de instruções Operação h MOV R1,R0 ; R1 R0 (=0) h LDI R2,#1000h ; R2 1000h h loop: L.D F1,1000h(R1) ; F1 M[R1+1000h] h L.D F2,2000h(R1) ; F2 M[R1+2000h] h MUL.D F1,F1,F1 ; F1 F1 F h MUL.D F2,F2,F2 ; F2 F2 F h SUB.D F3,F1,F2 ; F3 F1 F h BGE F3,skip ; PC skip se F Ah MOV.D F2,F1 ; F2 F Bh skip: S.D 3000h(R1),F2 ; M[R1+3000h] F Ch ADD R1,R1,#8 ; R1 R Dh BNE R1,R2,loop ; PC loop se R1 R2 1.0 Val. (b) Determine o espaço total de memória ocupado pela cache para armazenar dados e de controlo. 2.0 Val. (c) Considere que, de forma a obter o desempenho esperado pelo sistema embebido, necessita de uma cache de dados com uma taxa de falhas menor ou igual a 25%. Projete uma cache de dados com capacidade para 2KB admitindo uma política de escrita write-back write-allocate e de substituição LRU. Na existência de multiplas soluções, considere a maximização do número de linhas da cache e a minimização do número de vias. Num.: Nome: Pág. 9

10 1.0 Val. (d) Indique como se alterava o projeto da cache de dados se esta fosse aliada a uma cache vítima com 4 entradas. Admita que a dimensão do bloco da cache vítima é igual à da cache de dados. 2.0 Val. (e) Determine o espaço ocupado em memória física para tradução do endereço virtual em endereço físico para um processo cujo programa ocupa 9KB, o qual necessita de 36MB de espaço para dados e 128KB para stack. Num.: Nome: Pág. 10

11 Endereço Memória de instruções Operação h MOV R1,R0 ; R1 R0 (=0) h LDI R2,#1000h ; R2 1000h h loop: L.D F1,1000h(R1) ; F1 M[R1+1000h] h L.D F2,2000h(R1) ; F2 M[R1+2000h] h MUL.D F1,F1,F1 ; F1 F1 F h MUL.D F2,F2,F2 ; F2 F2 F h SUB.D F3,F1,F2 ; F3 F1 F h BGE F3,skip ; PC skip se F Ah MOV.D F2,F1 ; F2 F Bh skip: S.D 3000h(R1),F2 ; M[R1+3000h] F Ch ADD R1,R1,#8 ; R1 R Dh BNE R1,R2,loop ; PC loop se R1 R2 2.0 val (f) Considerando que no projecto do sistema multi-core pode incluir unidades funcionais capazes de realizar operações de MIN e MAX, proponha um conjunto de instruções vectoriais de 256 bits forma a paralelizar o troço de código indicado. Re-escreva o código usando as instruções vectoriais propostas. Num.: Nome: Pág. 11