1.0 val. (b) Determine o CPI do processador na execução do código indicado. Num.: Nome: Pág. 1. Arquitecturas Avançadas de Computadores (AAC)

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Maria de Fátima Fortunato Borba
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1 1. Considere um processador in-order com 5 estágios (IF, ID, EX1, EX2, WB) sem qualquer mecanismo de forwarding de dados, e o seguinte troço de código. Memória de instruções Operação MOV R1,R0 ; R1 R0 (=0) LDI R2,#1000 ; R loop: L.D F1,1000(R1) ; F1 M[R1+1000] L.D F2,2000(R1) ; F2 M[R1+2000] MUL.D F1,F1,F1 ; F1 F1 F1 MUL.D F2,F2,F2 ; F2 F2 F2 ADD.D F3,F1,F2 ; F3 F1 + F2 DIV.D F3,F3,F0 ; F3 F3 / F0 S.D 1000(R1),F3 ; M[R1+1000] F3 SUB.D F3,F3,F2 ; F3 F3 - F2 S.D 2000(R1),F3 ; M[R1+2000] F3 ADD R1,R1,#8 ; R1 R1-8 BNE R1,R2,loop ; PC loop se R1 R2 Resolva as seguintes alíneas fazendo todas as simplificações que considerar convenientes, anotando-as junto da resposta. 1.0 val. (a) Identifique (directamente no código em cima) todas os conflitos, assumindo a execução num processador sem mecanismos de forwarding de dados e que resolve os conflitos de controlo no andar EX1. Para cada caso indique o tipo de conflito e o número de stalls introduzido para a resolução do mesmo. 1.0 val. (b) Determine o CPI do processador na execução do código indicado. Num.: Nome: Pág. 1

2 Operação efectuada em Memória de instruções EX1 EX2 Execução MOV R1,R0 CALC - ; R1 R0 (=0) LDI R2,#1000 CALC - ; R loop: L.D F1,1000(R1) INT ALU MEM ; F1 M[R1+1000] L.D F2,2000(R1) INT ALU MEM ; F2 M[R1+2000] MUL.D F1,F1,F1 FP M1 FP M2 ; F1 F1 F1 MUL.D F2,F2,F2 FP M1 FP M2 ; F2 F2 F2 ADD.D F3,F1,F2 FP A1 FP A2 ; F3 F1 + F2 DIV.D F3,F3,F0 FP D1 FP D2 ; F3 F3 / F0 S.D 1000(R1),F3 ADDR MEM ; M[R1+1000] F3 SUB.D F3,F3,F2 FP A1 FP A1 ; F3 F3 - F2 S.D 2000(R1),F3 ADDR MEM ; M[R1+2000] F3 ADD R1,R1,#8 INT ALU - ; R1 R1-8 BNE R1,R2,loop BRANCH - ; PC loop se R1 R2 1.5 val. (c) Sabendo que a introdução de mecanismos de forwarding de dados conduz a um aumento no caminho crítico do processador, tal que: com forwarding fclk sem forwarding = fclk 0.8. Indique para o caso do código indicado, e em comparação com a alínea 1.a), qual o speed-up obtido com a introdução de caminhos de forwarding de dados. Num.: Nome: Pág. 2

3 Memória de instruções Operação MOV R1,R0 ; R1 R0 (=0) LDI R2,#1000 ; R loop: L.D F1,1000(R1) ; F1 M[R1+1000] L.D F2,2000(R1) ; F2 M[R1+2000] MUL.D F1,F1,F1 ; F1 F1 F1 MUL.D F2,F2,F2 ; F2 F2 F2 ADD.D F3,F1,F2 ; F3 F1 + F2 DIV.D F3,F3,F0 ; F3 F3 / F0 S.D 1000(R1),F3 ; M[R1+1000] F3 SUB.D F3,F3,F2 ; F3 F3 - F2 S.D 2000(R1),F3 ; M[R1+2000] F3 ADD R1,R1,#8 ; R1 R1-8 BNE R1,R2,loop ; PC loop se R1 R2 2.0 val. (d) Assuma que o processador indicado na alínea anterior também suporta saltos retardados (1 delay slot), re-escreva o código indicado de forma a garantir CPI=1. Nota: Pode, se achar conveniente, aplicar qualquer técnica de transformação do código indicado, tal como loopunrolling ou software pipelining, desde que garanta a funcionalidade do algoritmo. Num.: Nome: Pág. 3

4 2. Considere um processador super-escalar com: agendamento dinâmico usando o algoritmo Tomasulo; execução especulativa com um preditor dinâmico associado ao andar de IF com 2 bits de BPB; issue simultâneo de duas instruções por ciclo de relógio; 1 CDB e commit simultâneo de 2 instruções; unidades funcionais com as seguintes latências: 1 INT ALU/BRANCH 1 ciclo 1 LOAD/STORE 1 ciclo para cálculo do endereço + 1 ciclo para acesso à memória 1 FP ADD 3 ciclos 1 FP MULT 5 ciclos 1 FP DIV 20 ciclos 1.0 val. (a) Indique justificadamente quais as condições que podem originar o issue de menos de duas instruções por ciclo de relógio. 1.0 val. (b) Explique qual o mecanismo que garante que as instruções issued após um salto incorrectamente predito, não alteram o valor dos registos ou da memória. Justique sucintamente. 1.0 val. (c) Explique sucintamente para que serve o Branch Target Buffer (BTB). Indique ainda, justificadamente, em que estágios do processador são actualizados o BPB e o BTB. Num.: Nome: Pág. 4

5 (página intencionalmente deixada em branco) Num.: Nome: Pág. 5

6 3. Considere o seguinte troço de código em C:... for (i=0; i<100; i+=2) { A[i] = A[i] + A[i+1]; /* S1 */ A[i+1] = A[i] - A[i+1]; /* S2 */ }... C[0] = 0; for (i=1; i<50; i+=1) { B[i] = A[2*i] * A[2*i+1]; /* S3 */ C[i] = sqrt(b[i]) + C[i-1]; /* S4 */ } 1.5 val. (a) Assumindo que os vectores são distintos e não sobrepostos, diga, justificando, se algum dos ciclos apresentado é paralelizável, i.e., se é possível executar multiplas iterações de algum destes ciclos independentemente e em paralelo. Em caso afirmativo, re-escreva o respectivo ciclo de forma a que multiplas iterações possam ser executadas em paralelo. Num.: Nome: Pág. 6

7 4. Considere o desenvolvimento de um sistema embebido multi-processador, com ISA compatível com o MIPS64 e as seguintes características: Sistema multi-processador 4 processadores Barramentos de dados e endereços de 32 bits Memória partilhada com 16MB, endereçável ao byte Acesso a um disco rígido de estado sólido Sistema de memória virtual Endereços virtuais de 32-bits Entradas nas tabelas de páginas com 4B Páginas e tabelas de páginas com a mesma dimensão 0.5 val. (a) Determine qual o número de níveis necessário à tradução de endereços virtuais em endereços físicos considerando que cada página (e tabela de páginas) ocupa 4KB. 1.0 val. (b) Represente o esquema de tradução de endereços de um processo com segmentos de programa (instruções) e dados heap organizados a partir do endereço h e stack localizada a partir do endereço F...FFh (a stack cresce no sentido de endereços decrescentes). Assuma a existência de 2 páginas para stack, 4 para programa e 2 para heap, e ainda que as páginas de programa e heap estão virtualmente contiguas em memória. Num.: Nome: Pág. 7

8 1.0 val. (c) Considerando que cada página apenas pode conter stack ou programa ou heap, e que a stack ocupa 6KB, o programa 28KB e heap 2MB, determine o espaço de memória ocupado pelo sistema de tradução. 1.5 val. (d) Considere que durante a tradução de um endereço virtual num endereço físico, o processador encontra uma PTE com o bit de controlo P (Present) a zero. Explique sucintamente o que acontece e diga justificadamente qual, ou quais, os motivos que podem dar origem a esta situação. Num.: Nome: Pág. 8

9 Considere a execução do seguinte troço de código num dos processadores do sistema multi-core: Ch L.D F0,0(R1) ; F0 M[R1+0] h loop: L.D F2,-8(R1) ; F2 M[R1+0] h ADD.D F4,F2,F0 ; F4 F2 + F h DIV.D F4,F4,F6 ; F4 F4 / F Ch S.D F4,0(R1) ; M[R1+0] F h MOV.D F0,F2 ; F0 F h DSUB R1,R1,#8 ; R1 R h BNE R1,R2,loop ; PC loop se R1 R2 0.5 val. (e) Considere que cada um dos processadores tem uma cache de instruções com mapeamento directo e capacidade para 2KB, organizada em blocos de 16B. Esboçe a estrutura da cache, indicando como são usados cada um dos bits da palavra de endereço. 1.0 val. (f) Indique o conteúdo da cache de instruções após a execução da primeira iteração do loop. Num.: Nome: Pág. 9

10 1.0 val. (g) Explique para que serve o write-buffer no contexto da hierarquia de memória. 1.0 val. (h) Explique para que serve a victim-cache no contexto da hierarquia de memória. 1.0 val. (i) Determine a expressão do tempo médio de acesso aos dados considerando: Uma hierarquia de memória com dois níveis de cache de dados, L1 e L2, com tempos de acesso de N L1 e N L2 ciclos de relógio, respectivamente. Uma memória principal com tempo de acesso de N MEM ciclos de relógio. Uma taxa de falhas nas caches L1 e L2 de F L1 e F L2, respectivamente. Uma TLB com taxa de falhas de F T LB e tempo de acesso de N T LB ciclo de relógio. Sempre que ocorre uma falha no acesso à TLB, também existe uma falha no acesso às caches L1 e L2. O periodo de relógio do processador é T CLK. Num.: Nome: Pág. 10

11 5. Considere um processador in-order com 5 estágios (IF, ID, EX1, EX2, WB) com forwarding de dados. Memória de instruções Operação MOV R1,R0 ; R1 R0 (=0) LDI R2,#1000 ; R loop: L.D F1,1000(R1) ; F1 M[R1+1000] L.D F2,2000(R1) ; F2 M[R1+2000] MUL.D F1,F1,F1 ; F1 F1 F1 MUL.D F2,F2,F2 ; F2 F2 F2 ADD.D F3,F1,F2 ; F3 F1 + F2 DIV.D F3,F3,F0 ; F3 F3 / F0 S.D 1000(R1),F3 ; M[R1+1000] F3 SUB.D F3,F3,F2 ; F3 F3 - F2 S.D 2000(R1),F3 ; M[R1+2000] F3 ADD R1,R1,#8 ; R1 R1-8 BNE R1,R2,loop ; PC loop se R1 R2 1.5 val (a) Proponha um conjunto de instruções vectoriais de 256 bits forma a paralelizar o seguinte troço de código. Re-escreva o código usando as instruções vectoriais propostas. Num.: Nome: Pág. 11

12 (página intencionalmente deixada em branco) Num.: Nome: Pág. 12

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