Introdução à Arquitetura de Computadores

Transcrição

1 Introdução à Arquitetura de Computadores 2013/2014 1º Semestre 2º Teste 1 de Fevereiro de 2014 Duração: 1h30 - O teste é sem consulta, apenas tem disponível o anexo que lhe deverá ter sido entregue com o teste. Por favor, não escreva nesse anexo e devolva-o no final do teste. - Resolva o teste no próprio enunciado, o espaço reservado para cada pergunta é suficiente para a sua resposta. Tenha em atenção que cada grupo deve ficar em folhas separadas. Utilize as costas das folhas para rascunho. - Identifique todas as folhas que entregar, folhas não identificadas não serão cotadas! - Responda ao teste com calma. Se não sabe responder a uma pergunta, passe à seguinte e volte a ela no fim. I (1, ,5 = 5 val.) Considere o seguinte programa em Assembly do P3. SP_INICIAL EQU FDFFh INT_MASK_ADDR EQU FFFAh INT_MASK EQU 0080h... ORIG FE07h INT7 WORD Evento ORIG 0000h Inicio: MOV R7, SP_INICIAL MOV SP, R7 MOV R7, INT_MASK MOV M[INT_MASK_ADDR], R7 ENI... ADD R0, R0 Espera: BR.NC Espera... Número: Nome: 1

2 1. Implemente em Assembly do P3 a rotina Evento que faz com que a execução do programa saia do ciclo Espera quando ocorre a interrupção 7 (a rotina deve alterar apenas o estritamente necessário). 2. Indique usando instruções ou pseudo-instruções Assembly do P3 o que teria que ser acrescentado ou alterado no programa para que a rotina Evento estivesse associada ao temporizador do P3 com um período de 2s. Número: Nome: 2

3 3. Considere agora os seguintes valores para os registos do processador P3: R1 R2 R3 R4 R5 R6 R7 PC SP RE 8008h C000h 111Fh 41F0h 125Bh 0000h E102h 02A1h 7D01h 0004h Na execução da instrução MOV M[SP+1], R0, indique na tabela seguinte qual é a sequência de acessos à memória, especificando o valor do barramento de endereços, do barramento de dados e tipo de acesso (leitura/escrita). - a tabela tem 5 posições, utilize apenas as que achar necessárias; - use notação hexadecimal; - use? para indicar que não tem informação suficiente para determinar um dado valor Endereço Dados Leitura/Escrita Número: Nome: 3

4 II (2 val.) 1. Pretende-se que as seguintes micro-operações se realizem num único ciclo de relógio: M[SP] PC, SP SP-1, IAK 1 Indique na tabela seguinte a codificação de uma micro-instrução que faz com que isso aconteça ou justifique que tal não é possível. NOTA: Preencher com 0, 1 ou X. Use X para os sinais indiferentes M5 SR1 SR2 IAK FM CALU MA MB M2 1 LS MCOND CC LI LF CONST/NA MRB RB WM WR MD MAD RAD Número: Nome: 4

5 III (1,5 + 0,5 + 1,5 + 1,5 + 1 = 6 val.) 1. Considere um sistema com um processador com 24 linhas de endereço de A23 (maior peso) a A0 (menor peso). Neste sistema existem três zonas de memória: M1 Memória ROM Possui 4M palavras que ocupam a gama de endereços mais baixos. M2 Memória RAM Possui 1M palavras a começar imediatamente acima da ROM M1. M3 Espaço E/S Possui 8K palavras que ocupam a gama mais elevada de endereços. a) Indique as respectivas funções de selecção. M1 = M2 = M3 = b) Indique o tamanho do espaço de memória não ocupado (tomando como unidade a K palavra). Número: Nome: 5

6 2. Considere um sistema de memória constituído por uma cache de 1k palavras de 1 octeto e uma memória principal de 1M palavras de 1 octeto. Considere ainda que a cache tem blocos de 4 palavras e utiliza 2 vias de associatividade. A política de substituição é a Least Recently Used. Assuma ainda que há um acesso ao endereço 3F410h. a) Qual o número do bloco de cache acedido? b) Qual a etiqueta (em hexadecimal) a que corresponde esse endereço? c) Considere que a taxa de sucesso nesta cache é de 98% e que o tempo de acesso à memória física é de 100ns. Indique qual o tempo de acesso à cache sabendo que o tempo médio nos acessos ao sistema de memória é de 10ns. Número: Nome: 6

7 IV (1, ,5 = 4 val.) Considere o seguinte diagrama temporal no receptor, respeitante à transmissão de informação através de comunicação série assíncrona. Considere que nesta trasmissão são transmitidos 7 bits de cada vez. 1. Indique se a transmissão tem bit de paridade. Se respondeu sim, indique qual a paridade. 2. Indique quantos bits de guarda (stop bits) tem esta transmissão. 3. Nesta transmissão, primeiro é enviado o bit mais significativo. Indique os códigos dos dados transmitidos (em hexadecimal). Número: Nome: 7

8 V (3 val.) Indique se as seguintes afirmações são verdadeiras ou falsas. (cada pergunta certa +0,5 val.; cada pergunta errada -0,25 valores; o valor mínimo do grupo é 0) Excepto se houver indicação contrária, todas as perguntas são relativas ao caso concreto do proces- sador P3. a) Durante uma transferência por DMA, o processador não pode aceder aos barramentos do sistema. b) Num sistema com linhas de interrupção independentes existe obrigatoriamente uma tabela de rotinas de interrupção. c) Na comunicação série não é transmitido o sinal de relógio. d) Nos sistemas de memória virtual a tabela de páginas está numa memória de mais rápido acesso que a memória primária. e) É possível uma cache de mapeamento direto ter uma política de substituição Least Recently Used (LRU). f) A dimensão de uma página virtual é maior que a de uma página física. Número: Nome: 8