Memoria. UNIVERSIDADE DA BEIRA INTERIOR Faculdade de Engenharia Departamento de Informática

Transcrição

1 Arquitectura de Computadores II Engenharia Informática (11545) Tecnologias e Sistemas de Informação (6621) Memoria Fonte: Arquitectura de Computadores, José Delgado, IST, 2004 Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/2015 1

2 Tipos de memória A memória é fundamental nos computadores. Infelizmente, o custo, capacidade e tempos de acesso são factores incompatíveis (valores típicos): Tipo Tempo de acesso Capacidade Custo/MB Registo 0.5 ns 512 bytes --- RAM estática 5 ns KB 80 RAM dinâmica 50 ns MB 0.3 Disco magnético 10 milisegundos GB Fita magnética segundos GB 0 Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/2015 2

3 Hierarquia de memória Os computadores possuem uma hierarquia de memória com vários níveis; As caches têm cópias das células de memória mais usadas e são de funcionamento automático; A memória central (ou principal) pode servir de cache do disco (memória virtual); O disco pode servir de cache à informação em servidores; Os mirrors são servidores que actuam como caches de outros. Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/2015 3

4 Tipos de memória Processador menor tempo de aces sso registos Cache 32 KB Cache nível 2 (RAM estática) 256 KB Memória central (RAM dinâmica) 512 MB maior capacidade, menor custo Disco 40 GB Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/2015 4

5 Princípios de funcionamento das caches Os programas acedem à memória com: Localidade temporal. Se um endereço for acedido agora, há uma grande probabilidade de ser acedido no futuro próximo (ciclos, rotinas de invocação frequente, dados importantes); Localidade espacial. Se um endereço for acedido, a probabilidade de os próximos acessos serem em endereços próximos é grande (execução sequencial, ciclos, arrays cujos dados são acedidos sequencialmente). Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/2015 5

6 Princípios de funcionamento das caches Assim, a cache só tem as células de memória mais frequentemente acedidas; Pode ser mais pequena que a memória completa, logo muito mais rápida sem o custo ser muito elevado. Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/2015 6

7 Acesso às caches Quando se acede a um determinado endereço: Se a célula com esse endereço estiver na cache,, o acesso é muito rápido (cache hit); Se não estiver, dá-se um cache miss. Tem de se ir à memória principal, carregar essa célula na cache e repetir o acesso. Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/2015 7

8 Acesso às caches O desempenho das caches é normalmente medido pelo hit rate (percentagem média dos acessos com cache hit, tipicamente superiores a 95%); Também se pode falar na miss rate (percentagem média dos acessos com cache miss = 1 hit rate), tipicamente inferior a 5%. Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/2015 8

9 Desempenho das caches Quanto maior a cache face à memória principal, maior a hit rate. Tem um impacto grande no desempenho, mas também no custo (os Celerons, mais baratos, são Pentiums com metade da cache) Supondo: Tempo de acesso da cache: 5 ns Tempo de acesso da memória principal: 50 ns Hit rate média: 95% Então, o tempo de acesso médio será: 0.95 * 5 ns * 50 ns = 7.25 ns Ou seja, 50 ns/7.25 ns = 6.9 vezes mais rápido do que se só usássemos a memória principal. Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/2015 9

10 Desafios: 1. Como saber se a célula com um dado endereço está na cache? (é ou não um cache hit?) 2. Quando não está (cache miss) e é preciso ir buscá-la à memória principal, em que sítio da cache se coloca? 3. Quando a cache encher (o seu tamanho é limitado), a única forma de ir buscar uma nova célula é substituir uma das que estão na cache. Qual? 1. O que fazer para actualizar a memória principal quando o processador faz um acesso em escrita na cache? Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/

11 Caches de mapeamento directo Cada célula da cache só pode ter uma das células de memória que tenham o mesmo índice; A etiqueta identifica o resto do endereço (distinguindo entre células com o mesmo índice) Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/

12 endereço válido bits etiqueta etiqueta cache 2 bits índice dados memória Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/

13 Como saber se é um cache hit? Exemplo com um endereço de 32 bits, um bus de dados de 32 bits e uma cache de mapeamento directo de 1K palavras: Endereço (32 bits) validade etiqueta dados 1 bit 22 bits 32 bits processador =? Cache hit Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/

14 Como saber se é um cache miss? O controlador da cache carrega automaticamente a palavra em falta (o processador pode ter de esperar). Em seguida repete o acesso (que já dá cache hit). Endereço (32 bits) validade etiqueta dados 1 bit 22 bits 32 bits Memória principal 1 Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/

15 Localidade espacial Ter na cache as palavras recentemente acedidas explora a localidade temporal, mas não a espacial; A localidade espacial pode ser aproveitada lendo para a cache não uma palavra mas várias de endereços consecutivos (bloco); Assim, enquanto o processador aceder aos endereços das palavras no bloco não será necessário efectuar carregamentos na cache (porque dá cache hit); O bloco passa a ser a unidade de leitura e escrita da memória. Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/

16 Mapeamento Directo O mapeamento directo tem o problema de dois blocos com a mesma etiqueta não poderem coexistir na cache, mesmo que: os dois blocos estejam a ser muito usados o resto da cache esteja vazia!!! Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/

17 Mapeamento Associativo No mapeamento associativo qualquer bloco pode ocupar qualquer posição na cache, mas: A etiqueta tem de ser o endereço todo (para distinguir quaisquer blocos), excepto os bits de endereço da palavra dentro do bloco A procura do bloco (para ver se é cache hit) já não é por índice. Tem de se comparar o endereço com a etiqueta em todos os blocos ao mesmo tempo (para ser rápido) Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/

18 Politica de substituição Onde colocar uma célula de memória que se foi buscar à memória principal devido a um cache miss? Caches de mapeamento directo: na célula indicada pelo índice Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/

19 Politica de substituição Caches de mapeamento completamente associativo: Com lugares vagos: num lugar vago qualquer Cheia: no lugar da célula menos usada recentemente (LRU Least Recently Used) ) Na prática, costuma usar-se um contador para ir escrevendo na célula seguinte, independentemente de estar cheia ou vazia, de ter sido muito usada ou não. É um método simples e não muito pior que os anteriores Caches associativas com N vias: obtém-se o conjunto através do índice e escolhe-se uma via Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/

20 Politica de escrita Quando a célula está na cache (write hit): Write-through: escreve-se na cache e na memória principal; Write-back: escreve-se só na cache e só se actualiza a memória principal quando o bloco tem de sair da cache. Quando a célula NÃO está na cache (write miss): Write around: escreve na memória principal sem escrever na cache (bom se a célula não for lida a curto prazo); Write allocate: faz um cache miss (carrega a célula) e faz write through. Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/

21 Memória Virtual Mecanismo que permite tratar a memória principal como cache de uma memória virtual (não existe na realidade) igual ao somatório dos espaços de endereçamento dos vários processos; As zonas de memória virtual não carregadas em memória principal e com dados/código dos processos estão em disco (swap file); O mecanismo de tradução de endereços virtuais (os que os processos vêem ) para físicos é transparente e automático; Também actua como mecanismo de protecção (porque um processo não tem acesso ao espaço de endereçamento dos outros). Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/

22 Espaço de endereçamento virtual O espaço de endereçamento virtual existe parte em memória física, parte em disco. Endereços virtuais Tradução de Endereços Endereços físicos Endereços no disco Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/

23 Memória Virtual Paginada Para optimizar, o espaço de endereçamento é dividido em páginas, todas de igual dimensão (4 Kbytes, por exemplo). Assim, apenas é necessário traduzir o endereço de base da página, de virtual para físico Nº página virtual Deslocamento 0 Tradução virtual físico Nº página física Deslocamento Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/

24 Tamanho de memória de páginas Se o espaço virtual for de 32 bits (4 Gbytes) e a página for de 4 Kbytes, então a tabela de páginas tem 1 M entradas de 32 bits. Ou seja, gasta 4 Mbytes! Se o espaço virtual for de 48 bits, gasta 64 K vezes mais, ou 256 Gbytes!!! Assim, a tabela de páginas: é feita em vários níveis hierárquicos só tem as entradas necessárias está, ela própria, sujeita ao mecanismo de memória virtual Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/

25 Tradução de endereços A tradução do número de página virtual para físico implica aceder às tabelas; É incomportável percorrer as várias tabelas em cada acesso à memória!!! Solução: cache que tenha a tradução de endereços das páginas mais usadas: Se houver um cache hit, a cache diz logo qual o endereço físico da página. Se houver um cache miss, então é preciso percorrer as várias tabelas. TLB = Translation Lookaside Buffer (cache de tradução de endereços virtuais para físicos). Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/

26 Falta de página Page fault acesso a uma página que não está carregada em memória. A ocorrência de uma page fault gera uma excepção. O sistema operativo é responsável por percorrer as tabelas de páginas e carregar a página em falta. Esta operação é lenta. É preciso: Percorrer as várias tabelas (vários acessos à memória) Carregar as tabelas de páginas que não estiverem em memória Carregar a página que originou a page fault Felizmente, os programas têm localidade espacial e temporal e esta operação não acontece em todos os acessos! Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/

27 Tipos de falhas O que pode falhar no acesso: Cache miss (um acesso à memória) TLB miss (vários acessos à memória) Page fault (acesso ao disco) As cache e TLB misses medem-se em dezenas de ciclos de relógio; As page faults medem-se em dezenas de milisegundos (pode implicar vários acessos ao disco); Felizmente, estas situações são a excepção e não a regra! Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/

28 Conclusões As caches são fundamentais para reduzir o tempo médio de acesso à memória; Tal é possível estatisticamente, graças à localidade espacial e temporal dos programas; As caches associativas são mais eficientes que as de mapeamento directo, mas são mais difíceis de implementar. Caches de mapeamento associativo com N vias são um bom compromisso; A memória virtual é um mecanismo que, na realidade, usa a memória principal como uma cache do disco; O sistema tem de implementar a tradução entre o endereço virtual e o físico, para o que divide o espaço de endereçamento em páginas e usa uma cache própria (TLB). Nuno Pombo / Paulo Fazendeiro Arquitectura Computadores II 2014/