ARQUITECTURA DE COMPUTADORES 1º EXAME

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1 MEEC Mestrado Integrado em Engenharia Electrótecnica e de Computadores Arquitectura de Computadores Nome: Nº: ARQUITECTURA DE COMPUTADORES 1º EXAME Ano Lectivo: 2013/2014 Data: 17 de Junho de 2014 Duração: 2h30 (Exame) INFORMAÇÕES GERAIS Identifique todas as folhas do enunciado com nome e nº. Mantenha na secretária apenas a sua identificação e uma caneta (azul ou preta), não são aceites testes ou exames realizados a lápis. Responda no espaço delimitado a seguir a cada questão. Utilize o verso da página, onde se encontra a pergunta, para rascunho ou para espaço adicional. A não entrega do teste tem o mesmo significado da não comparência ao teste. Justifique todas as respostas. 1 de 14

2 I Arquitectura de Ciclo Único FW PL Offset Controlo de Salto Registo PC Memória de Programa Flags F(V,N,Z,C) Registo de estado Bits de estado S(V,N,Z,C) Descodificador de Instruções UC SelA, SelB, SelD, FSUA, MA, MB, MM, FSUF, FW, MW, MD, PL Zero Fill Sel D Sel A Const. MA FSUF Flags DA Unidade de Armazenamento AA A 0 1 MUX A A DATA FSUA B FSUF Unidade Funcional UP BUS de Dados B BA 0 1 MUX B 0 1 MUX D FSUA Sel B Endereço DATA_OUT MB DATA_IN MD MM 0 1 MUX M DATA_IN MW Memória Dados DATA_OUT Tabela I: Micro-operações na UF e UA DA, AA, BA FSUF FSUA Função Cod. Função Flags Cod. Função Cod. R0 00 A N,Z,C,V 000 Não Escreve 00 R1 01 A + B N,Z,C,V 001 R[DA] = 0 01 R2 10 A N,Z,C,V 010 R[DA] = DATA 10 R3 11 A - B N,Z,C,V 011 R[DA] = R[AA] 11 A + 1 N,Z,C,V 100 A - 1 N,Z,C,V 101 NAND (A,B) Z 110 LSR (B) Z,C 111 End. Formatos das Instruções (16 bits): Formato A OpCode DR SA SB Formato B OpCode DR SA Const Formato C OpCode Offset Registos da UC: Flags: PC Registo de 16 bits As flags (V,N,Z,C) são guardadas num registo da UF. FW Enable de escrita das flags no registo de estado Não escreve, 0001 Escreve V, 0010 Escreve C, 0100 Escreve Z, 1000 Escreve N, Etc. Sinais de Controlo para a UC: PL1 PL0 00 Incrementa PC 01 Salto Incondicional 10 Salta se Z (Zero) 11 Salta se N (Negative) Sinais de Controlo para a Memória de Dados: MW (0- Não Escreve ou 1- Escreve) Escrita Síncrona e Leitura Assíncrona Unidade de Armazenamento: Contém 4 registos de 16 bits e implementa as micro-operações descritas por FSUA (Tabela I). Unidade Funcional: Tabela II: Instruções a Implementar OpCode Operação Descrição Bits de Estado 0000 MOV DR, SA R[DR] R[SA] N, Z, C, V 0001 MOVI DR, Const R[DR] Const N, Z, C, V 0010 ADDI DR, SA, Const R[DR] R[SA] + Const N, Z, C, V 0011 SUBI DR, SA, Const R[DR] R[SA] Const N, Z, C, V 0100 NEG DR, SA R[DR] R[SA] N, Z, C, V 0101 ADD DR, SA, SB R[DR] R[SA] + R[SB] N, Z, C, V 0110 SUB DR, SA, SB R[DR] R[SA] R[SB] N, Z, C, V 0111 INC DR, SA R[DR] R[SA] + 1 N, Z, C, V 1000 DEC DR, SA R[DR] R[SA] 1 N, Z, C, V 1001 LD DR, SB (DR) M[(SB)] não são alterados 1010 ST SB, SA M[(SB)] (SA) não são alterados 1011 ST SB, Const M[(SB)] Const não são alterados 1100 NAND DR, SA, SB (DR) (SA) NAND (SB) Z 1101 BR Offset (PC) (PC) + Offset não são alterados 1110 BR.Z Offset Z: (PC) (PC) + Offset não são alterados 1111 BR.N Offset N: (PC) (PC) + Offset não são alterados Implementa as micro-operações descritas por FSUF (Tabela I). Tempos de setup e propagação: Unidade Propagação Setup (escrita) UA 30ns 5ns MUX A/B/M/D 5ns - UF 225ns - Zero Fill 2ns - Descodificador 20ns - Controlo de salto 25ns - Memórias 200ns 150ns Registos PC/Status 2ns 1ns 2 de 14

3 Versão A Nome: Nº: II Arquitectura de Ciclo Múltiplo FW MS WE Status Register StatusBits S(Z,N,C,V) StatusBits MUX S Flags Flags Flags F(Z,N,C,V) PL IL PL DATA PC: Program counter UC Unidade de controlo PC MEM_DATA IR: Instruction Register IL OPCODE DA AA BA KNS Const. Extensão de sinal TD,DA WE MA TA,AA TA,AA TD,DA WE DATA PC A 0 1 TB,BA TB,BA Unidade de Armazenam. Const. B 0 1 MB UP Unidade de processamento PC 1 0 MM Dimensão da Instrução: (32 bits) Unidade de Armazenamento: 16 registos de uso geral (32 bits) 2 registos auxiliaries (32 bits) para uso ao nível da microprogramação. Registos de Controlo: PC Registo de 32 bits IR Registo de 32 bits NA MS FW PL PL IL IL CL CL 1 0 CAR DA AA BA MC Memória de u-ops (descodificação da u-op e geração dos sinais de controlo) MC MC MS TA TB MA MB FSUF MW MM MD MS TA TB MA MB FSUF MW MM MD TD TD WE WE FSUF FSUF MD A B Unidade Funcional D 0 1 DATA Z C N O Flags(3:0) MW WE Data MEM_DATA MEMÓRIA: Data_out Address Status Register: A escrita é controlada pelo sinal FW tal como no processador de ciclo único: 0000 Não escreve, 0001 Escreve V, 0010 Escreve C, 0100 Escreve Z, 1000 Escreve N, Etc. Sinais de controlo para a UC Sinais de controlo para a UP Program Counter (PC) Jump control (MUX S) Unidade de Armazenamento (UA) Unidade Funcional (UF) PL Operação MS Saída Operação TA/TB Saída A Saída B FSUF Operação 0 NOP 0XX0 0 CNT 00 R[AA] R[BA] 0000 A 1 LOAD PC 0XX1 1 JMP 01 AR0 AR A S(Z) JMP.Z 10 AR1 AR A+B Instruction Register (IR) 1001 S(N) JMP.N 11 SP SP 0011 A-B IL Operação 1010 not S(Z) JMP.NZ 0100 A-1 0 NOP 1011 not S(N) JMP.NN Unidade de Armazenamento (UA) A 1 LOAD IR 1100 F(Z) TJ.Z TD WE Registo de destino 0110 not B 1101 F(N) TJ.N XX A and B Control Address Register (CAR) 1110 not F(Z) TJ.NZ 00 1 R[DA] 1000 A or B CL Operação 1111 not F(N) TJ.NN 01 1 AR A xor B 0 INC CAR 10 1 AR lsl B 1 LOAD CAR 11 1 SP 1011 lsr B 1100 asl B 1101 asr B 1110 rol B 1111 ror B Conteúdo da memória de micro-instruções Endereço PL IL MC MS NA TA TB TD WE MA MB FSUF FW MM MW MD 00h (A) h h (A+B) h h (A-B) h h (-A) h h (A+1) h h (A-1) h h (IF) h h (EX) h de 14

4 III Arquitectura Pipeline Instruction Fetch (IF) Decode and Operand Fetch (DOF) Execute / Memory (EX/MEM) Write Back (WB) Leitura assincrona dos registos UNIDADE DE ARMAZENAMENTO (UA) Escrita sincrona nos registos AA BA B A D WR DA MEMÓRIA DE PROGRAMA (INST_MEM) Endereço NextPC Data UNIDADE DE CONTROLO DE SALTO (UCS) PC I REGISTOS: INSTRUCTION FETCH (IF) AA I BA KNS MUX B MB FS SH KNS UNIDADE DE DESCODIFICAÇÃO DE INSTRUÇÕES (UDI) MW MD KNS REGISTOS: DECODE & OPERAND FETCH (DOF) SA SB FS SH A B FS SH Address Data_in MW Result UNIDADE FUNCIONAL (UF) Flags (Z,N,C,V) Data_out MEMÓRIA DE DADOS (DATA_MEM) F REGISTOS: EXECUTE/MEMORY (EX/MEM) MUX D S F PL JB BC AD PL JB BC AD WR DA FW F S Leitura assincrona do registo de estado REGISTO DE ESTADO FW F Escrita sincrona das flags Instruções de dados RTL Assembly Exemplo NOP NOP NOP NOP Move DR SA MOV RD,SA MOV R2,R1 Increment DR SA + 1 INC RD,SA INC R1,R2 Add DR SA + SB ADD RD,SA,SB ADD R2,R3,R4 Subtract DR SA SB SUB RD,SA,SB SUB R0,R1,R2 Decrement DR SA 1 DEC RD,SA DEC R1,R1 AND DR SA & RB AND DR,SA,SB AND R3,R2,R5 OR DR SA RB OR DR,SA,SB OR R3,R2,R5 Exclusive OR DR SA RB XOR DR,SA,SB XOR R3,R2,R5 NOT DR!SA NOT DR,SA NOT R3,R2 Arithmetic Shift Right DR SA >> OP ASR DR,SA,OP ASR R2,R3,31 Arithmetic Shift Left DR SA << OP ASL DR,SA,OP ASL R2,R3,31 Load Immediate DR OP LDI DR,OP LDI R0,10011b Add Immediate DR SA + OP ADI DR,SA,OP ADI R0,R1,7h Load DR M[SA] LD DR,SA LD R2,R5 Store M[SA] SB ST SA,SB ST R5,R2 Instruções de dados RTL Assembler Exemplo Test and Branch on Zero if TR=0 (1) PC PC + AD TBZ TR,AD TBZ R7,-2 Test and Branch on Negative if TR<0 (1) PC PC + AD TBZ TR,AD TBZ R7,-2 Branch on Zero if S(Z)=1 (1) PC PC + AD BZ AD BZ -27 Branch on Non Zero if S(Z)=0 (1) PC PC + AD BNZ AD BNZ 22 Branch on Negative if S(Z)=1 (1) PC PC + AD BN AD BN 143 Branch on Overflow if S(Z)=1 (1) PC PC + AD BV AD BV 2 Jump PC PC + AD JMP AD JMP -4 (1) Else: PC PC +1 4 de 14

5 Versão A Nome: Nº: I Arquitectura de Ciclo Único (4 Val) 1) [2 Val] Para cada instrução da tabela indique os correspondentes sinais de controlo, constante e offset ou justifique por que razão não pode ser implementada na arquitectura de ciclo único apresentada. Instrução SelD SelA SelB FSUA MA MB FSUF FW MM MW MD PL CONST OFFSET DEC R3, R2 SUB R1, R2, M[R3] ADD R3, 2, 2 BR.N 500 2) [1 Val] Para a arquitectura apresentada indique, justificando, quais os limites para os valores da constante e do offset. 5 de 14

6 3) [1 Val] Pretende-se implementar o descodificador de instruções com recurso a uma memória. Indique, justificando, qual a dimensão da memória (nº de palavras e dimensão da palavra). Indique qual a posição de memória onde são guardados os sinais de controlo da instrução ADDI DR, SA, Const e qual o conteúdo dessa palavra de memória. 6 de 14

7 Versão A Nome: Nº: II Arquitectura de Ciclo Múltiplo (3 Val) 4) [1 Val] Considere as 2soluções apresentadas (programada e microprogramada fluxograma ASM) para realizar a cópia de um vector entre zonas de memória. Admita por simplicidade que tem 16 registos auxiliares para a microprogramação. Determine o nº de ciclos de relógio necessários para executar a cópia de um vector de 10 elementos em cada caso. ***** Solução Programada ***** ***** Solução MicroProgramada ***** MOV R1, 1000d MOV R2, 2000d MOV R3, 100d : MOV R15, M[R2] MOV M[R1], R15 INC R1, R1 INC R2, R2 DEC R3, R3 BR.NZ IF EX0 CP1 R16 <- R[DR] CP2 R17 <- R[SA] CP3 CP4 R19 <- M[R17] CP5 M[R16] <- R19 CP6 CAR = CPVECTOR R18 <- R[SB] R16 <- R16 +1 CP7 R17 <- R17 +1 CP8 R18 <- R18-1 IF Z=? 7 de 14

8 5) [2 Val] Apresente um fluxograma ASM para implementação da nova instrução, descrita abaixo, correspondente à determinação do valor mínimo de um vector. Admita por simplicidade que tem 16 registos auxiliares para a microprogramação. [ ] [ ] [ ] [ [ ]] [ [ ] [ ]] 8 de 14

9 Versão A Nome: Nº: III Arquitectura Pipeline (3 Val) 6) [3 Val] Admitindo que se pretende executar o seguinte troço de código na Arquitectura Pipeline, (a) indique todas as situações correspondentes a conflitos de dados e a conflitos de controlo. (b) Resolva esses conflitos (dados e controlo) por software e determine o ganho de eficiência (em função da variável VECTORSIZE) ao executar o código na Arquitectura Pipeline vs na Arquitectura Convencional, por simplicidade considere que o sinal de relógio do Pipeline é 4 vezes mais rápido que o da Arquitectura Convencional. (c) Determine como se alterariam os resultados se os conflitos de dados fossem resolvidos por forwarding. LDI R3, VECTORSIZE LDI R1, 1000d LDI R2, 2000d SWLOOP: LD R4, R1 ST R2, R4 INC R1, R1 INC R2, R2 DEC R3, R3 BNZ SWLOOP RET 9 de 14

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11 Versão A Nome: Nº: IV Memória Cache e Memória Virtual [6 Val] Admita a execução da rotina apresentada, numa arquitectura com as seguintes características: (1) cada instrução é codificada em palavras de 32 bits; (2) a Memória Cache tem capacidade de armazenamento de 8 palavras de 32 bits e um tempo de acesso de 1 ns; (3) a Memória Principal tem um tempo de acesso de 10 ns, após uma falha na Cache; (4) Considere que a política de substituição é FIFO, ou seja, corresponde a substituir em primeiro lugar a instrução mais antiga na Cache; (5) Os mapeamentos a considerar são MAP1 (Mapeamento Directo, com blocos de 1 palavra) e MAP2 (Mapeamento Directo com blocos de 4 palavras). 7) [2 Val] Complete a tabela, para os 2 tipos de mapeamento em análise, preenchendo as colunas relativas ao número de falhas (MISS) e número de leituras da Cache (HIT), e determine para cada caso a Hit Rate e o tempo médio de acesso a cada instrução. End. End. Binário Código Map 1 Map 2 Hex. N. MISS N. HIT N. MISS N. HIT MOV R1, 1000d MOV R2, 2000d MOV R3, 10d 7C CPVECTOR: MOV R15, M[R2] MOV M[R1], R INC R1, R INC R2, R2 8C DEC R3, R BR.NZ CPVECTOR 8) [1 Val] Indique qual o conteúdo da Cache, para os 2 mapeamentos, após a 1º execução da instrução: BR.NZ CPVECTOR. Mapeamento 1 Mapeamento 2 Índice Etiqueta Instrução Índice Etiqueta Instrução palavra de 14

12 9) [1 Val] Considere um sistema de memória virtual que utiliza páginas de 4 Kbytes organizadas em palavras de 32 bits. No caso de um programa ocupar 200 Mbytes, determine o número mínimo de tabelas de páginas para o endereçar. 10) [2 Val] Nas comdições da alínea anterior (sistema de memória virtual que utiliza páginas de 4 Kbytes organizadas em palavras de 32 bits), admita que tem um endereço físico de 30 bits e um endereço virtual de 32 bits. Esboce uma estrutura de tabelas de páginas que permita fazer a tradução de endereço virtual em endereço físico. 12 de 14

13 Versão A Nome: Nº: V Assembly [4 Val] Pretende-se desenvolver um programa em assembly do P3 para controlo de um sistema de ar condicionado que deve funcionar de acordo com o diagrama de estados da figura. Considere o seguinte funcionamento: (1) Ritmo de actualização do estado T < 15 o C T > 25 o C (1.1) A estado deve ser actualizado de 5 em 5 minutos. O controlo dos intervalos de tempo deve ser implementado com o temporizador (interrupção 15). (1.2) A rotina de atendimento da interrupção do HEATING OFF COOLING temporizador deve ser designada por IntTemp. (2) Estado e Temperatura (2.1) O estado de funcionamento do sistema de ar condicionado deve ser guardado na posição de T > 20 o C T < 20 o C memória STATE (1 HEATING; 0 OFF; -1 COOLING). (2.2) O valor da temperatura deve ser lido do porto O estado inicial designa-se por OFF, ar condicionado desligado, dependendo da temperatura ambiente, o sistema pode mudar para o estado HEATING, se a temperatura descer abaixo dos 15ºC, ou para o estado COOLING, se a temperatura subir acima dos 25ºC. O sistema regressa ao estado OFF se estiver no estado HEATING e a temperatura subir acima dos 20ºC ou se estiver no estado COOLING e a temperatura descer abaixo dos 20ºC. TEMP e colocado na posição de memória TACTUAL. (3) Actualização do Estado (3.1) O programa principal deve executar o CALL para a rotina actualiza_estado só após cada interrupção gerada pelo temporizador. (3.2) A rotina actualiza_estado deve proceder à leitura da temperatura e à mudança de estado de acordo com o diagrama de estados apresentado. 11) [1 Val] Escreva a rotina de inicialização do sistema de interrupções (TVI, Máscara de Interrupções e Activação das Interrupções). 12) [1 Val] Escreva a rotina IntTemp. TIMER_COUNT EQU FFF6h TIMER_START EQU FFF7h 13 de 14

14 13) [2 Val] Escreva o programa principal e a rotina actualiza estado. 14 de 14