Arquitectura de Computadores

Transcrição

1 Nuno Cavaco Gomes Horta / Paulo Lopes Universidade Técnica de Lisboa / Instituto Superior Técnico

2 Sumário Introdução Unidade de Processamento Unidade de Controlo Conjunto de Instruções (CPU) Unidade de Entrada/Saída (I/O) Unidade de Memória Perspectiva Evolutiva das Arquitecturas de Computadores 2

3 Arquitectura Genérica de um Computador 3

4 CPU Arquitectura CISC Diagrama de Blocos Registos e Formatos das Instruções Classes de Instruções Modos de Enedreçamento Unidade de Processamento Unidade de Controlo Microprogramado Formato das Microinstruções Microsequenciador Descodificador de Instruções Microprogramação Arquitectura RISC Arquitectura Pipelined Outras Arquitecturas 4

5 Arquitectura CISC Generalidade das instruções com acesso directo à memória. Elevado número de modos de endereçamento (8). Formatos de instruções de dimensões diferentes (2). Instruções complexas que requerem vários ciclos de relógio para a sua execução. Nota: As instruções ST, LD, IN e OUT podem ser realizadas pela instrução MOVE numa estrutura de Memory-Mapped I/O. 5

6 Unidade Central de Processamento (CPU) Arquitectura de Computadores Arquitectura CISC LS 6

7 CPU Arquitectura CISC Diagrama de Blocos Registos e Formatos das Instruções Classes de Instruções Modos de Enedreçamento Unidade de Processamento Unidade de Controlo Microprogramado Formato das Microinstruções Microsequenciador Descodificador de Instruções Microprogramação Arquitectura RISC Arquitectura Pipelined Outras Arquitecturas 7

8 Conjunto de Registos da CPU Registos de Uso Geral: R0aR7 Program Counter Contador de Programa: PC Stack Pointer Apontador para o Stack: SP PSR Registo de Estado: EI, Z,N,C, V EI Enable Interrupt Z Zero N Signal C Carry V - Overflow 8

9 Formato das Instruções (Geral) Formato Genérico: OPCODE Especificação da operação. MODE e S Utilizados na determinação dos endereços dos operandos. SRC e DST Campos de Endereço dos Registos de Destino e Fonte. W Segunda palavra utilizada apenas por algumas instruções para especificação de endereços ou operandos. 9

10 Formato das Instruções (Zero Operandos) Formato (Zero Operandos): OPCODE IR(15:14) são 00 OPCODE IR(13 a 10) especificação de 16 operações, sem operandos ou com operandos implícitos. 10

11 Formato das Instruções ( 1 Operando) Formato (1 Operando): OPCODE IR(15:14) são 01 MODE Modo de Endereçamemto S e SHA Utilizado apenas nas operações de deslocamento, indicando o número de deslocamentos unitários (0 a 15) DST Pode ser utilizado na determinação do endereço do operando. 11

12 Formato das Instruções (2 Operandos) Formato (2 Operandos): OPCODE IR(15:14) são 10 S Determina qual dos campos do endereço, S=0 SRC e S=1 DST, utiliza o modo de endereçamento especificado por MODE. W Pode ser utilizada, dependendo de MODE, como um endereço ou operando imediato. 12

13 Formato das Instruções (Controlo de Programa) Formato (Controlo de Prog.): OPCODE IR(15:14) são 11 MODE Endereçamento por registo não utilizado. O endereço de destino corresponde ao novo valor do PC. 13

14 Modos de Endereçamento MODE: MODE(2:1) Especifica um dos quatro modos de endereçamento (00 Registo; 01 Imediato;10-Indexado;11 Relativo).Nomodoregistonãoseutilizaapalavra adicional W. MODE(0) Especifica se o endereço gerado é para utilizar como endereçamento indirecto (MODE(0) = 1). 14

15 Modos de Endereçamento MODE ADDRESSMODE IR(15:14) = 01 or 11 IR(15:14) = 10, S=0 IR(15:14) = 10, S=1 000 Registo DEC R1 ADD R1, R2 ADD R1, R2 001 Indirecto por Registo INC M[R1] ADD R1, M[R2] ADD M[R1], R2 010 Imediato PUSH 23 MOVE R1, 1024 COMP 1024, R2 011 Directo SHR 5, M[1024] MOVE R1, M[1024] MOVE M[1024], R2 100 Indexado PUSH M[R1+256] AND R1, M[R2+22] AND M[R1+12], R2 101 Indirecto Indexado ROR M[M[R1+12]] MOVE R1, M[M[R2+22]] MOVE M[M[R1+12]], R2 110 Relativo JMP 17 AND R1, M[PC+22] COMP M[PC+12], R2 111 Indirecto Relativo BRZ M[M[PC+230 ]] MOVE R1, M[M[PC+22]] COMP M[M[PC+12]], R2 Nota: Na generalidade dos casos os offsets são obtidos por substituição das etiquetas e não especificados directamente no código assembly. 15

16 CPU Arquitectura CISC Diagrama de Blocos Registos e Formatos das Instruções Classes de Instruções Modos de Enedreçamento Unidade de Processamento Unidade de Controlo Microprogramado Formato das Microinstruções Microsequenciador Descodificador de Instruções Microprogramação Arquitectura RISC Arquitectura Pipelined Outras Arquitecturas 16

17 Unidade Central de Processamento (CPU) Arquitectura de Computadores Arquitectura CISC LS 17

18 Unidade de Processamento 18

19 Unidade de Processamento 19

20 Unidade de Processamento (U. Armazenamento) INSTRUÇÃO MICROINSTRUÇÃO 20

21 Unidade de Processamento (U. Armazenamento) Unidade de Armazenamento: Registos (16 de 16 bits) Registos de Uso Geral (R0 a R7) Registos visíveis para o programador (R1 a R7 utilizáveis). Registos Temporários (R8 a R15) Registos para armazenamento temporário de operandos dos microprogramas. R0 Fornece a constante 0. R12 Endereço de origem. R13 Dado de origem. R14 Endereço de destino. R15 Dado para destino. 21

22 R13 Source Data. R15 Destination Data. Primeira fase Operandos são colocados em R13 e R15 Segunda fase É executada a instrução 22

23 Unidade de Processamento (U. Armazenamento) MICROINSTRUÇÃO INSTRUÇÃO Endereçamento: 4 bits da microinstrução para endereçamento de cada registo + 1 bit da microinstrução para seleccionar entre estes endereços ou os da instrução. Nota: N. Horta, Instrução IST - lida UTLde memória, Microinstrução Arquitectura de obtida Computadores na U.C; após descodificação da Instrução. 23

24 SELECÇÃO de ENDEREÇO de REGISTO: MICROINSTR. ou INSTRUÇÃO SELECÇÃO de ENDEREÇO na INSTRUÇÃO Arquitectura de Computadores Unidade de Processamento (U. Armazenamento) INSTRUÇÃO MICROINSTRUÇÃO Nota: N. Horta, (1) Apenas IST - UTL um dos bits DSA4 Arquitectura ou SB4 pode de estar Computadores a 1 de cada vez para seleccionar o campo 24 de endereço da instrução; (2) Os bits DS3 e SB3 seleccionam qual o campo de endereços da instrução.

25 One of the operands comes always from the microinstruction The other can come from the microinstruction or the assembler instruction If DSA4 and SB4=1 then the operand comes form the instruction Then DSA3 or SB3 select if it is source or dest. 25

26 Unidade de Processamento 26

27 Unidade de Processamento (U. Deslocamento) Implementação das instruções: SHR, SHL, SHRA, SHLA, ROR, ROL, RORC, ROLC 27

28 Unidade de Processamento (U. Deslocamento) 28

29 Unidade de Processamento (U. Deslocamento) INSTR. S3 S2 S1 S0 SHR SHRA ROR RORC SHL SHLA ROL ROLC Nota: Os sinais de selecção S3 a S0 correspondem aos bits FS3 a FS0 de selecção da operação na U. Funcional. 29

30 Unidade de Processamento (U. Deslocamento) INSTR. S3 S2 S1 S0 SHR SHRA ROR RORC SHL SHLA ROL ROLC Nota: Os sinais de selecção S3 a S0 correspondem aos bits FS3 a FS0 de selecção da operação na U. Funcional. 30

31 Unidade de Processamento PC, PSR e SP Armazenamento/Leitura em/de memória realizado via U. Processamento. (PC e SP através do MUX A; PSR através do MUX B) PSR Program Status Register Armazenaosbitsdeestado entre instruções. MSTS Microstatus Register Armazena os bits de estado para utilização nas rotinas do microprograma sem alterar o PSR. 31

32 CPU Arquitectura CISC Diagrama de Blocos Registos e Formatos das Instruções Classes de Instruções Modos de Enedreçamento Unidade de Processamento Unidade de Controlo Microprogramado Formato das Microinstruções Microsequenciador Descodificador de Instruções Microprogramação Arquitectura RISC Arquitectura Pipelined Outras Arquitecturas 32

33 Unidade de Controlo Microprogramado Arquitectura de Computadores Memória de Controlo ROM 256 palavras de 31 bits. LS Registos de Controlo IR (Instruction Register), PC (Program Counter), SP (Stack Pointer). Micro-Sequenciador Define a sequência de operações na UC. CAR (Control Address Register), SBR (Subroutine Branch Register) Descodificador de Instruções Geração do endereço N. Horta, para IST -CAR. UTL Arquitectura de Computadores 33

34 Unidade de Controlo Microprogramado Formato das Microinstruções armazemadas na memória de controlo: DATAPATH MC Selecciona o formato utilizado FormatoA(MC=00,01ou10) A microinstrução realiza transferência, manipulação de dados, descodificação de instruções e retorno de microsubrotinas. Formato B (MC =11) A microinstrução permite alterar o fluxo do microprograma (call, br, etc.) ControlodaDATAPATH(Bits23a4doFormatoA) 34

35 Unidade de Controlo Microprogramado: Formato das Microinstruções (bit 23 a 4) 35

36 Unidade de Controlo Microprogramado: Microsequenciador N. INTS Horta, IST Interrupt - UTL Arquitectura de Computadores Status Bit 36

37 Unidade de Controlo Microprogramado: Microsequenciador Arquitectura de Computadores Second format for MC=11 Microinstruções com Formato B (MC =11) Não afectam registos da UP. SBR 1 registo para armazenar retorno de Microsubrotina, implica apenas um nível de subrotinas nos N. Microprogramas. Horta, IST - UTL Arquitectura de Computadores 37 ST Gerado internamento no Microsequenciador. LS Permite guardar em SBR o end. de retorno.

38 Unidade de Controlo Microprogramado: Microsequenciador MS Especificação do tipo de salto. PS N. Horta, Especificação IST - UTL do nível de activação Arquitectura (H ou L) de Computadores bit de teste. 38

39 Unidade de Controlo Microprogramado: Descodificador de Instruções 39

40 Unidade de Controlo Microprogramado: Descodificador de Instruções INSTRUÇÃO MICROINSTRUÇÃO MM Define que parte da instrução deve ser considerada na determinação do endereço da memória de mapeamento cujo conteúdo será enviado para CAR e corresponderá ao endereço da memória de controlo. MR (Microprogram Region) permite a utilização de diferentes conjuntos de endereços para os mesmos campos de IR. A utilização de diferentes valores dos campos de controlo permite aceder a diferentes endereços da memória de controlo e, portanto, permite a execução de diferentes microrotinas durante a execução den. uma Horta, mesma IST instrução. - UTL Arquitectura de Computadores 40

41 Unidade de Controlo Microprogramado Arquitectura de Computadores MO (Miscellaneous Operations) Controlo de operações sobre memória, PC, IR, SP, PSR e MSTS. 41

42 Estrutura do Microprograma 011 are shift instructions Fluxograma para a execução das Microrotinas 10 or 011 (1) Aquisição de Instruções; 11 PC fornece endereço de inst. Inst. armazenada em IR PC incrementado (2) Aquisição de Operandos Descodificação da instrução Endereços e valores de operandos armazenados nos registos de R12 a R15 (SA, SD, DA e DD) 42

43 Estrutura do Microprograma Fluxograma para a execução das Microrotinas (3) Execução de Instruções; Utiliza os operandos e endereços nos registos R12 a R15 e em geral coloca o resultado em DD. (4) Actualização de Registos; Coloca o resultado da operação no destino pretendido (registo ou mem.). (5) Atendimento de Interrupções. Após a execução de cada instrução N. Horta, verifica IST - UTL a existência Arquitectura de Computadores de pedidos de interrupção. 43

44 Microrotinas: Aquisição de Instruções Arquitectura de Computadores Microinstruções LS IF0 e IF1 44

45 Microrotinas: Aquisição de Instruções Formato A Formato B L S 45

46 CPU Arquitectura CISC Diagrama de Blocos Registos e Formatos das Instruções Classes de Instruções Modos de Enedreçamento Unidade de Processamento Unidade de Controlo Microprogramado Formato das Microinstruções Microsequenciador Descodificador de Instruções Microprogramação Arquitectura RISC Arquitectura Pipelined Outras Arquitecturas 46

47 Arquitectura RISC: Registos e Formato de Instruções Registos Formato de Instruções 47

48 Arquitectura do Conjunto de Instruções Modos de Endereçamento Registo, Indirecto, Imediato e Relativo 48

49 49

50 CS Result 0 Constant zero padded 1 Constant sign extended 50

51 51

52 Pipeline CPU 52

53 Limitações da Arquitectura Pipelined: Data and Control Hazards Solução por Software 53

54 Limitações da Arquitectura Pipelined: Data and Control Hazards Solução por Hardware 54

55 Limitações da Arquitectura Pipelined: Data and Control Hazards Solução por Hardware 55

56 56

57 57

58 c) With branch detection 58

59 Branch detection 59

60 60

61 61

62 62

63 63

64 64

65 65

66 66

67 67

68 68

69 CPU Arquitectura CISC Diagrama de Blocos Registos e Formatos das Instruções Classes de Instruções Modos de Enedreçamento Unidade de Processamento Unidade de Controlo Microprogramado Formato das Microinstruções Microsequenciador Descodificador de Instruções Microprogramação Arquitectura RISC Arquitectura Pipelined Outras Arquitecturas 69

70 CPU Arquitecturas para Aumento do Desempenho Pipeline e Paralelismo 70

71 CPU Arquitecturas para Aumento do Desempenho RISC-CISC 71

72 CPU Arquitecturas para Aumento do Desempenho Superescalar 72

73 BIBLIOGRAFIA [1] M. Morris Mano, Charles R. Kime, Logic and Computer Design Fundamentals, Prentice-Hall International, Inc. (Capítulo 10) 73