Arquitectura de Computadores (ACom)
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- Stella Aline Silva Ramalho
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1 Arquitectura de Computadores (ACom) MEAer Acetatos das Aulas Teóricas Versão Português Aula N o 20: Título: Sumário: Sistema de primária (ciclo de acesso, memória estática, memória dinâmica, planos de memória, mapas de memória); Hierarquia de memória. 2014/2015 Nuno.Roma@tecnico.ulisboa.pt
2 Arquitectura de Computadores (ACom) Sistema de Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 1 / 40 Aula Anterior Sistema de Planos de Mapas de Na aula anterior... Pipelining: Problemas de Implementação instruções multi-ciclo superpipelining Técnicas Avançadas de Exploração de Paralelismo Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 2 / 40
3 Road Map Sistema de Planos de Mapas de Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 3 / 40 Planeamento Sistema de Planos de Mapas de Planeamento Semana Teórica 1 Teórica 2 Problemas (P) / Laboratório (L) 16-fev a 20-fev 23-fev a 27-fev 02-mar a 06-mar 09-mar a 13-mar 16-mar a 20-mar 23-mar a 27-mar CARNAVAL Apresentação da cadeira; Introdução P0: Revisões SD Instruções Assembly; Operandos e modos de endereçamento; Processador P3 L1: Modos de endereçamento Operações lógicas e aritméticas ISA do P3 P1: Assembly do P3 Periféricos do P3; Interrupções econtagemdo tempo no P3 L2: Instruções Aritméticas e Salto Técnicas de programação em Assembly Geração do código objecto. L3: Rotinas; Passagem parâmetros Estrutura de um processador Operandos; Pilha; Instruções de acesso à memória; Codificação das instruções. Traduçãode linguagemdealtonívelpara Assembly Unidade de processamento P2: Interrupções; Codificação de Instruções 30-mar a 03-abr 06-abr a 10-abr Unidade de controlo PÁSCOA PÁSCOA PÁSCOA Controlo microprogramado; Organização interna do P3: circuito de dados L4: IO; Interrupções 13-abr a 17-abr 20-abr a 24-abr 27-abr a 01-mai Organização interna do P3: circuito de controlo Organização interna do P3: microprogramação Família Intel x86; Arquitecturas de processadores em pipeline Dependências dados e de controlo; Conflitos Arquitecturas de processadores em pipeline; Dependências Tópicos avançados de arquitectura de computadores P3: Micro-programação L5: Micro-programação L6: Arduino 04-mai a 08-mai 11-mai a 15-mai 18-mai a 22-mai 25-mai a 29-mai Sistema de memória s cache: políticas de substituição L7: Pipelines s cache: políticas deescrita virtual: TLB virtual: definições, tabela de páginas hierárquica Espaços de endereçamento: memória e entradas/saídas P4: Pipeline; Caches L8: Caches Modos de transferência de dados DMA e Processadores IO P5: Mem. Virtual; Comunicação; IO. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 4 / 40
4 Sumário Sistema de Planos de Mapas de Hoje: primária Ciclo de acesso estática dinâmica Planos de memória Mapas de memória memória Bibliografia: Secções 6.8 e 13.1 Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 5 / 40 Sistema de Planos de Mapas de Sistema de Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 6 / 40
5 Organização Geral de um Computador Sistema de Planos de Mapas de Processador Barramento de endereços Barramento de dados Barramento de controlo Interface Interface... Interface Periférico Periférico Periférico Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 7 / 40 Circuito de Sistema de Planos de Mapas de m bits p palavras... Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 8 / 40
6 Circuito de Sistema de Planos de m bits Mapas de Mem Read R/W p palavras... Mem Enable Dados Endereços m n CS n 2 x m bits DATA ADDR RAM Random Access Memory Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 8 / 40 Acesso à : Leitura Sistema de Planos de Mapas de 10ns T1 T2 T3 T0 T1 Relógio Mem Enable Read / Write Endereços Endereços válidos Dados Válidos Tempo de acesso = 25 ns Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 9 / 40
7 Acesso à : Escrita Sistema de Planos de Mapas de Relógio Mem Enable 10ns T1 T2 T3 T0 T1 Read / Write Endereços Endereços válidos Dados Dados Tempo de acesso = 25 ns Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 10 / 40 Sistema de Planos de Mapas de Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 11 / 40
8 Estática Sistema de Planos de Mapas de Célula básica de um circuito de memória estática RAM: Dados Descodificador de linha D c Descodificador de coluna R/W Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 12 / 40 Estática Sistema de Planos de Mapas de Célula básica de um circuito de memória estática RAM: Dados Descodificador de linha D c Descodificador de coluna R/W Latch? p1 D p2 c Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 12 / 40
9 Circuito de Estática Sistema de Planos de Endereços (metade baixa) 2 Descodificador Mapas de D D D D c c c c D e s c o Endereços d (metade alta) i f 2 i c a d o r CS En D D D D c c c c D D D D c c c c Dados 1 D D D D c c c c R/W Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 13 / 40 Dinâmica Sistema de Célula básica de um circuito de memória dinâmica (DRAM): Planos de Mapas de Dados Descodificador de linha Descodificador de coluna C Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 14 / 40
10 Dinâmica Sistema de Célula básica de um circuito de memória dinâmica (DRAM): Planos de Mapas de Dados Descodificador de linha Descodificador de coluna C s estáticas vs dinâmicas - requisitos de hardare: Estática - 20 transístores/bit Dinâmica - 5 transístores/bit Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 14 / 40 s estáticas vs dinâmicas Sistema de Planos de Mapas de É possível fabricar memórias dinâmicas de maior capacidade e com um custo mais reduzido do que memórias estáticas. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 15 / 40
11 s estáticas vs dinâmicas Sistema de Planos de Mapas de É possível fabricar memórias dinâmicas de maior capacidade e com um custo mais reduzido do que memórias estáticas. Problemas: Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 15 / 40 s estáticas vs dinâmicas Sistema de Planos de Mapas de É possível fabricar memórias dinâmicas de maior capacidade e com um custo mais reduzido do que memórias estáticas. Problemas: Os condensadores têm perdas: a carga armazenada vai-se perdendo! Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 15 / 40
12 s estáticas vs dinâmicas Sistema de Planos de Mapas de É possível fabricar memórias dinâmicas de maior capacidade e com um custo mais reduzido do que memórias estáticas. Problemas: Os condensadores têm perdas: a carga armazenada vai-se perdendo! - A memória tem de ser refrescada periodicamente: percorre todas as posições de memória e re-escreve o valor lá guardado com uma periodicidade 100ms Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 15 / 40 s estáticas vs dinâmicas Sistema de Planos de Mapas de É possível fabricar memórias dinâmicas de maior capacidade e com um custo mais reduzido do que memórias estáticas. Problemas: Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 16 / 40
13 s estáticas vs dinâmicas Sistema de Planos de Mapas de É possível fabricar memórias dinâmicas de maior capacidade e com um custo mais reduzido do que memórias estáticas. Problemas: A operação de leitura é destrutiva: parte da carga eléctrica do condensador é perdida pela porta de passagem Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 16 / 40 s estáticas vs dinâmicas Sistema de Planos de Mapas de É possível fabricar memórias dinâmicas de maior capacidade e com um custo mais reduzido do que memórias estáticas. Problemas: A operação de leitura é destrutiva: parte da carga eléctrica do condensador é perdida pela porta de passagem - Após cada operação de leitura é automaticamente desencadeada uma operação de escrita, de modo a repor o valor lógico nessa posição de memória Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 16 / 40
14 s estáticas vs dinâmicas Sistema de Planos de Mapas de É possível fabricar memórias dinâmicas de maior capacidade e com um custo mais reduzido do que memórias estáticas. Problemas: Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 17 / 40 s estáticas vs dinâmicas Sistema de Planos de Mapas de É possível fabricar memórias dinâmicas de maior capacidade e com um custo mais reduzido do que memórias estáticas. Problemas: Menor desempenho: cerca de 10 vezes mais lentas do que as memórias estáticas Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 17 / 40
15 s estáticas vs dinâmicas Sistema de Planos de Mapas de É possível fabricar memórias dinâmicas de maior capacidade e com um custo mais reduzido do que memórias estáticas. Problemas: Mas... Menor desempenho: cerca de 10 vezes mais lentas do que as memórias estáticas Muito mais baratas do que as memórias estáticas! Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 17 / 40 s estáticas vs dinâmicas Sistema de Planos de Mapas de É possível fabricar memórias dinâmicas de maior capacidade e com um custo mais reduzido do que memórias estáticas. Problemas: Mas... Menor desempenho: cerca de 10 vezes mais lentas do que as memórias estáticas Muito mais baratas do que as memórias estáticas! - Usadas como memória primária na maioria dos computadores Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 17 / 40
16 Sistema de Planos de Mapas de Planos de Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 18 / 40 Planos de Sistema de Utilizando circuitos de memória: Planos de Mapas de Mem Read Mem Enable Dados Endereços m n R/W CS n 2 x m bits DATA ADDR Como construir uma memória com o dobro da largura da palavra guardada, isto é, uma memória com 2 n 2m bits? Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 19 / 40
17 Plano de com o Dobro da Largura Sistema de com 2 n 2m bits: Planos de Mapas de Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 20 / 40 Planos de Sistema de Utilizando circuitos de memória: Planos de Mapas de Mem Read Mem Enable Dados Endereços m n R/W CS n 2 x m bits DATA ADDR Como construir uma memória com o dobro do espaço de endereçamento, isto é, uma memória com 2 n+1 m bits? Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 21 / 40
18 Plano de com o Dobro dos Endereços Sistema de com 2 n+1 m bits: Planos de Mapas de Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 22 / 40 Plano de Genérico Sistema de Planos de Exemplo: projectar um plano de memória de 64k palavras de 16 bits cada, utilizando circuitos de memória de 16k octetos. Mapas de Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 23 / 40
19 Plano de Genérico Sistema de Planos de Exemplo: projectar um plano de memória de 64k palavras de 16 bits cada, utilizando circuitos de memória de 16k octetos. Mapas de Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 23 / 40 Sistema de Planos de Mapas de Mapas de Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 24 / 40
20 Mapas de Sistema de Planos de Mapas de Muitas vezes nem todo o espaço de endereçamento está preenchido. Exemplo: processador com 20 bits de endereço (espaço de endereçamento de 2 20 =1M) e apenas um circuito de memória de 64k instalado na gama de endereços mais elevados. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 25 / 40 Mapas de Sistema de Planos de Mapas de Muitas vezes nem todo o espaço de endereçamento está preenchido. Exemplo: processador com 20 bits de endereço (espaço de endereçamento de 2 20 =1M) e apenas um circuito de memória de 64k instalado na gama de endereços mais elevados. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 25 / 40
21 Mapas de Sistema de Planos de Mapas de Muitas vezes nem todo o espaço de endereçamento está preenchido. Exemplo: processador com 20 bits de endereço (espaço de endereçamento de 2 20 =1M) e apenas um circuito de memória de 64k instalado na gama de endereços mais elevados. Mapa de - correspondência entre endereços de memória e os respectivos módulos instalados Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 25 / 40 Mapas de Sistema de Planos de Mapas de Muitas vezes nem todo o espaço de endereçamento está preenchido. Exemplo: processador com 20 bits de endereço (espaço de endereçamento de 2 20 =1M) e apenas um circuito de memória de 64k instalado na gama de endereços mais elevados. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 25 / 40
22 Mapas de Sistema de Planos de Muitas vezes, o espaço de memória está fragmentado e/ou utiliza diferentes tipos de memórias. Mapas de Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 26 / 40 Mapas de Sistema de Planos de Muitas vezes, o espaço de memória está fragmentado e/ou utiliza diferentes tipos de memórias. Mapas de Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 26 / 40
23 Sistema de Planos de Mapas de Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 27 / 40 Ideal Sistema de Planos de Mapas de Características desejáveis para a memória ideal Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 28 / 40
24 Ideal Sistema de Planos de Mapas de Características desejáveis para a memória ideal : Barata Grande capacidade Rápida (tempo de acesso reduzido) Largura de banda elevada Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 28 / 40 Evolução do Desempenho: CPU vs Sistema de Planos de Mapas de : tempo de acesso diminui 7% / ano Processador: 35% / ano de aumento de desempenho até 1986, 55% depois disso Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 29 / 40
25 Ideal Sistema de Planos de Mapas de Características desejáveis para a memória ideal : Barata Grande capacidade Rápida (tempo de acesso reduzido) Largura de banda elevada Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 30 / 40 Ideal Sistema de Planos de Mapas de Características desejáveis para a memória ideal : Barata Grande capacidade Rápida (tempo de acesso reduzido) Largura de banda elevada Como o custo por bit e a velocidade de funcionamento estão directamente relacionados, a solução passa pelo uso de diversos tipos de memória, com diferentes velocidades de acesso: Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 30 / 40
26 Sistema de Planos de Mapas de Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 31 / 40 Primária vs Secundária Sistema de Planos de Mapas de Primária Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 32 / 40
27 Primária vs Secundária Sistema de Planos de Mapas de Primária: Construída com base em circuitos integrados; Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 32 / 40 Primária vs Secundária Sistema de Planos de Mapas de Primária: Construída com base em circuitos integrados; Tempo de acesso baixo; Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 32 / 40
28 Primária vs Secundária Sistema de Planos de Mapas de Primária: Construída com base em circuitos integrados; Tempo de acesso baixo; Preço por bit elevado; Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 32 / 40 Primária vs Secundária Sistema de Planos de Mapas de Primária: Construída com base em circuitos integrados; Tempo de acesso baixo; Preço por bit elevado; Pequena capacidade; Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 32 / 40
29 Primária vs Secundária Sistema de Planos de Mapas de Primária: Construída com base em circuitos integrados; Tempo de acesso baixo; Preço por bit elevado; Pequena capacidade; Não persistente. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 32 / 40 Primária vs Secundária Sistema de Planos de Mapas de Primária: Construída com base em circuitos integrados; Secundária Tempo de acesso baixo; Preço por bit elevado; Pequena capacidade; Não persistente. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 32 / 40
30 Primária vs Secundária Sistema de Planos de Mapas de Primária: Construída com base em circuitos integrados; Tempo de acesso baixo; Preço por bit elevado; Pequena capacidade; Não persistente. Secundária: Construída com base em dispositivos magnéticos, ópticos ou flash; Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 32 / 40 Primária vs Secundária Sistema de Planos de Mapas de Primária: Construída com base em circuitos integrados; Tempo de acesso baixo; Preço por bit elevado; Pequena capacidade; Não persistente. Secundária: Construída com base em dispositivos magnéticos, ópticos ou flash; Tempo de acesso elevado; Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 32 / 40
31 Primária vs Secundária Sistema de Planos de Mapas de Primária: Construída com base em circuitos integrados; Tempo de acesso baixo; Preço por bit elevado; Pequena capacidade; Não persistente. Secundária: Construída com base em dispositivos magnéticos, ópticos ou flash; Tempo de acesso elevado; Preço por bit reduzido; Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 32 / 40 Primária vs Secundária Sistema de Planos de Mapas de Primária: Construída com base em circuitos integrados; Tempo de acesso baixo; Preço por bit elevado; Pequena capacidade; Não persistente. Secundária: Construída com base em dispositivos magnéticos, ópticos ou flash; Tempo de acesso elevado; Preço por bit reduzido; Grande capacidade; Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 32 / 40
32 Primária vs Secundária Sistema de Planos de Mapas de Primária: Construída com base em circuitos integrados; Tempo de acesso baixo; Preço por bit elevado; Pequena capacidade; Não persistente. Secundária: Construída com base em dispositivos magnéticos, ópticos ou flash; Tempo de acesso elevado; Preço por bit reduzido; Grande capacidade; Persistente. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 32 / 40 Sistema de Planos de Mapas de Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 33 / 40
33 Sistema de Planos de Mapas de Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 33 / 40 Características dos Níveis de Sistema de Planos de Mapas de Níveis de memória: Nível Nome registos cache memória disco Capacidade < 1kB < 16MB < 16GB > 100GB Tecnologia CMOS CMOS SRAM CMOS DRAM disco magnético Acesso (ns) 0,25-0,5 0, O sistema de memória está estruturado por forma a que os dados e instruções mais comummente utilizados estejam em memórias mais rápidas e próximas do processador Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 34 / 40
34 s Cache Sistema de Planos de Mapas de Intel Core i5-2500k (quad-core) Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 35 / 40 Comportamento dos Programas Sistema de Planos de Mapas de A caracterização do comportamento dos programas resulta da análise dos seus rastos de execução (traces). Tipo de Acesso Endereço. fetch ED4h leitura D94h ED8h escrita D88h EDCh h EE0h EE4h. Regra 90/10: Um programa gasta tipicamente 90% do seu tempo a executar 10% das instruções. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 36 / 40
35 Princípio da Localidade Sistema de Planos de Mapas de Regra 90/10 Princípio da Localidade: Um programa gasta tipicamente 90% do seu tempo a executar 10% das instruções. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 37 / 40 Princípio da Localidade Sistema de Planos de Mapas de Regra 90/10 Princípio da Localidade: Um programa gasta tipicamente 90% do seu tempo a executar 10% das instruções. Localidade Temporal: Se um endereço é referenciado, tenderá a sê-lo de novo em breve. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 37 / 40
36 Princípio da Localidade Sistema de Planos de Mapas de Regra 90/10 Princípio da Localidade: Um programa gasta tipicamente 90% do seu tempo a executar 10% das instruções. Localidade Temporal: Se um endereço é referenciado, tenderá a sê-lo de novo em breve. Localidade Espacial: Se um endereço é referenciado, os endereços contíguos tenderão a ser referenciados em breve. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 37 / 40 Sistema de Planos de Mapas de Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 38 / 40
37 Sistema de Planos de Mapas de memória: Objectivos Princípio da localidade cache: Funcionamento básico Tipos de memória cache Bloco da cache Poĺıtica de substituição Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 39 / 40 Nota de Agradecimento Sistema de Planos de Agradecimento Mapas de Algumas páginas desta apresentação foram extraidas de: [1] José Carlos Monteiro, Arquitectura de Computadores, Instituto Superior Técnico (IST), Universidade Técnica de Lisboa, Portugal, Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 40 / 40
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