Arquitectura de Computadores (ACom)

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1 Arquitectura de Computadores (ACom) MEAer Acetatos das Aulas Teóricas Versão Português Aula N o 22: Título: Sumário: cache; cache por blocos; Política de substituição; Tratamento das operações de escrita; Bits de controlo; s multi-nível. 2014/2015 Nuno.Roma@tecnico.ulisboa.pt

2 Arquitectura de Computadores (ACom) Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 1 / 47 Aula Anterior por Blocos Escrita s Multi-Nível Na aula anterior... : Hierarquia de memória Memória cache cache cache por blocos Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 2 / 47

3 Road Map por Blocos Escrita s Multi-Nível Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 3 / 47 Planeamento por Blocos Escrita s Multi-Nível Planeamento Semana Teórica 1 Teórica 2 Problemas (P) / Laboratório (L) 16-fev a 20-fev 23-fev a 27-fev 02-mar a 06-mar 09-mar a 13-mar 16-mar a 20-mar 23-mar a 27-mar 30-mar a 03-abr 06-abr a 10-abr CARNAVAL Apresentação da cadeira; Introdução P0: Revisões SD Instruções Assembly; Operandos e modos de endereçamento; Processador P3 L1: Modos de endereçamento Operações lógicas e aritméticas ISA do P3 P1: Assembly do P3 Periféricos do P3; Interrupções econtagemdo tempo no P3 L2: Instruções Aritméticas e Salto Técnicas de programação em Assembly Geração do código objecto. L3: Rotinas; Passagem parâmetros Estrutura de um processador Unidade de processamento Unidade de controlo PÁSCOA PÁSCOA PÁSCOA Operandos; Pilha; Instruções de acesso à memória; Codificação das instruções. Traduçãode linguagemdealtonívelpara Assembly Controlo microprogramado; Organização interna do P3: circuito de dados P2: Interrupções; Codificação de Instruções L4: IO; Interrupções 13-abr a 17-abr 20-abr a 24-abr 27-abr a 01-mai Organização interna do P3: circuito de controlo Organização interna do P3: microprogramação Família Intel x86; Arquitecturas de processadores em pipeline Dependências dados e de controlo; Conflitos Arquitecturas de processadores em pipeline; Dependências Tópicos avançados de arquitectura de computadores P3: Micro-programação L5: Micro-programação L6: Arduino 04-mai a 08-mai 11-mai a 15-mai 18-mai a 22-mai 25-mai a 29-mai Sistema de memória Memórias cache: políticas de substituição L7: Pipelines Memórias cache: políticas deescrita Memória virtual: TLB Memória virtual: definições, tabela de páginas hierárquica Espaços de endereçamento: memória e entradas/saídas P4: Pipeline; s L8: s Modos de transferência de dados DMA e Processadores IO P5: Mem. Virtual; Comunicação; IO. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 4 / 47

4 Sumário por Blocos Escrita s Multi-Nível Hoje: : cache cache por blocos substituição Tratamento das operações de escrita Bits de controlo s multi-nível Bibliografia: Secções 13.2 e 13.3 Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 5 / 47 por Blocos Escrita s Multi-Nível Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 6 / 47

5 Indicadores Estatísticos das s por Blocos Escrita s Multi-Nível Sucesso (hit): endereço a que se pretende aceder está presente na cache, sendo o acesso servido por esta. t h : p h : tempo de acesso com sucesso fracção de acessos com sucesso (taxa de sucesso, hit rate) Falta (miss): endereço a que se pretende aceder não se encontra na cache, sendo necessário um acesso à memória primária. t p : p m : t m : penalidade de falta fracção de acessos com falta, p m = 1 p h (taxa de faltas, miss rate) tempo de acesso com falta, t m = t h + t p Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 7 / 47 Indicadores Estatísticos das s por Blocos Tempo médio de acesso: t acesso = p h t h + p m t m = t h + p m t p Escrita s Multi-Nível Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 8 / 47

6 Indicadores Estatísticos das s por Blocos Tempo médio de acesso: t acesso = p h t h + p m t m = t h + p m t p Escrita s Multi-Nível Exemplo: f clock = 1 GHz T = 1 ns t h = T p h = 95% p m = 5% t mem = 50 T Sem cache: t acesso = t mem = 50 T Com cache: t acesso = t h + p m t p = T T = 3, 5 T 14,3 vezes mais rápido!!! Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 8 / 47 por Blocos cache definida por: Mapeamento - modo como o espaço de endereçamento principal é mapeado pelo espaço de endereçamento mais reduzido da cache Escrita s Multi-Nível Dimensionamento dos blocos da cache - quantidade mínima de octetos que são carregados da memória principal para a cache (exploração da localidade espacial) substituição dos dados na cache Tratamento das operações de escrita Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 9 / 47

7 por Blocos Escrita s Multi-Nível Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 10 / 47 Mapeamento de Dados em s por Blocos Escrita s Multi-Nível Problema: mapeamento de um espaço de endereçamento de grande dimensão (memória principal) num espaço de endereçamento de pequena dimensão (cache) Solução: Partição dos bits de endereço em duas partes: Índice (index) Etiqueta (tag) Endereço Etiqueta Índice Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 11 / 47

8 Mapeamento de Dados em s por Blocos Escrita s Multi-Nível Como um número significativo de endereços diferentes irão ser mapeados na mesma posição da cache... quando é feita uma operação de leitura a um dado endereço: os bits do campo Índice são usados para endereçar a cache os bits do campo Etiqueta são usados para verificar se os dados nessa posição correspondem, de facto, ao endereço pretendido Endereço Etiqueta Índice Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 12 / 47 de Mapeamento Directo por Blocos Escrita de Mapeamento Directo: Apenas uma das linhas da cache é pesquisada. O endereço é interpretado em termos de 2 campos, Índice e Etiqueta, em que o primeiro define a linha de cache com a qual o campo Etiqueta vai ser comparado. s Multi-Nível Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 13 / 47

9 de Mapeamento Directo por Blocos Escrita s Multi-Nível Problema: cada posição de memória só pode estar numa dada posição da cache Conflitos! Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 14 / 47 Completamente Associativa por Blocos Completamente Associativa: Todas as linhas da cache são testadas em paralelo, pela comparação do endereço pretendido com o campo etiqueta de cada linha. Escrita s Multi-Nível Uma dada posição de memória pode ser colocada em qualquer posição da cache A etiqueta corresponde a todo o campo de endereço (não há índice) Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 15 / 47

10 Completamente Associativa por Blocos Completamente Associativa: Etiqueta Etiquetas Dados Etiquetas Dados Etiquetas... Dados Escrita s Multi-Nível = = Dados Dados Dados = Sucesso Dados Problema: mais lenta e complexa, devido aos inúmeros comparadores. Apenas usado em caches muito pequenas... Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 16 / 47 Associativa com n Vias por Blocos Escrita Associativa com n Vias: São pesquisadas n caches de mapeamento directo (vias) em simultâneo, usando o mesmo campo de índice do endereço. Apenas aquela que tiver a etiqueta correcta disponibiliza os dados Etiqueta Índice s Multi-Nível Descodificador Etiquetas Dados Etiquetas Dados = = Codificador Multiplexador Hit Dados Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 17 / 47

11 Associativa com n Vias por Blocos Escrita s Multi-Nível Associativa com n Vias: Etiqueta Índice Etiquetas Dados Etiquetas Dados Descodificador = = Codificador Multiplexador Hit Dados Uma dada posição de memória pode ser mapeada para qualquer uma das n caches, na posição que corresponde ao valor do índice Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 18 / 47 Exemplo por Blocos Escrita s Multi-Nível Exemplo: memória cache com M = 4096 (2 12 ) posições - Mapeamento directo: índice = 12 bits - 2 vias de associatividade: índice = log vias de associatividade: índice = log n vias de associatividade: índice = log 2 M n = 11 bits = 10 bits bits. - Completamente associativa: M índice = log 2 n n=m = log 2 (1) = 0 bits Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 19 / 47

12 por Blocos Escrita s Multi-Nível por Blocos Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 20 / 47 Como Tirar Partido do Princípio da Localidade? por Blocos Escrita s Multi-Nível Localidade Temporal: Manter na cache os últimos endereços acedidos Localidade Espacial: Carregar para a cache um conjunto de posições contíguas ao endereço acedido. Cada linha da cache corresponde não a uma posição de memória, mas a um conjunto de posições de memória Bloco ou linha da cache Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 21 / 47

13 Princípio da Localidade por Blocos Exemplo: Trace (dados): Escrita s Multi-Nível for(i=0;i<1000;i++) soma = soma + a[i] leitura 0 soma 0 a[0] escrita 1 soma 0 soma Localidade 0 a[1] 1 soma Espacial 0 soma 0 a[2] 1 soma. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 22 / 47 Linha da em Blocos Etiqueta Índice por Blocos Deslocamento Escrita Etiquetas Dados s Multi-Nível Descodificador = Sucesso Multiplexador Dados Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 23 / 47

14 Posição de um Bloco na por Blocos Onde colocar um bloco na cache? Completamente Associativa O bloco pode ficar em qualquer posição da cache. Escrita s Multi-Nível de Mapeamento Directo Cada bloco apenas pode ficar numa posição da cache, determinada pelos bits do campo índice: Endereço Etiqueta Índice Deslocamento Associativa com n Vias o bloco tem n posições possíveis de colocação, uma por cada via, sendo a posição numa dada via determinada pelos bits do campo índice. índice = log 2 M n B bits Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 24 / 47 Linha da em Blocos por Blocos Mapeamento Directo (1 Via de Associatividade): Etiqueta Índice Deslocamento Escrita Etiquetas Dados s Multi-Nível Descodificador = Sucesso Multiplexador Dados Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 25 / 47

15 Linha da em Blocos por Blocos 2 Vias de Associatividade: Escrita s Multi-Nível Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 26 / 47 Exemplo por Blocos Exemplo: memória cache com M = 4096 (2 12 ) posições, blocos com B = 16 (2 4 ) posições - Mapeamento directo: índice = log = 8 bits Escrita s Multi-Nível Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 27 / 47

16 Exemplo por Blocos Escrita s Multi-Nível Exemplo: memória cache com M = 4096 (2 12 ) posições, blocos com B = 16 (2 4 ) posições - Mapeamento directo: índice = log = 8 bits - 2 vias de associatividade: índice = log = 7 bits - 4 vias de associatividade: índice = log = 6 bits. - n vias de associatividade: índice = log 2 M n B bits Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 28 / 47 por Blocos Escrita s Multi-Nível Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 29 / 47

17 por Blocos Escrita s Multi-Nível Sempre que existe uma falha na cache é necessário fazer uma substituição dos dados presentes na cache Qual a posição da cache que deve ser substituída? Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 30 / 47 por Blocos Sempre que existe uma falha na cache é necessário fazer uma substituição dos dados presentes na cache Qual a posição da cache que deve ser substituída? Escrita s Multi-Nível s de mapeamento directo: não há escolha! Só pode ser uma determinada posição, definida pelo campo do índice s com n-vias de associatividade: Pode ser uma de n posições possíveis Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 30 / 47

18 por Blocos Escrita s Multi-Nível Qual o bloco a retirar da cache, se for caso disso? Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 31 / 47 por Blocos Escrita s Multi-Nível Qual o bloco a retirar da cache, se for caso disso? LRU (Least Recently Used): Retirar o que não é usado há mais tempo. FIFO (First-in First-out): Retirar o que foi carregado para a cache há mais tempo. Aleatório: Retirar um qualquer... Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 31 / 47

19 por Blocos Escrita s Multi-Nível Qual o bloco a retirar da cache, se for caso disso? LRU (Least Recently Used): Retirar o que não é usado há mais tempo. FIFO (First-in First-out): Retirar o que foi carregado para a cache há mais tempo. Aleatório: Retirar um qualquer... Probabilidade de falha na cache (miss): 2 Vias 4 Vias 8 Vias Capacidade LRU RND FIFO LRU RND FIFO LRU RND FIFO 16 kb 11,4 11,7 11,6 11,2 11,5 11,3 10,9 11,2 11,0 64 kb 10,3 10,4 10,4 10,2 10,2 10,3 10,0 10,1 10,0 256 kb 9,2 9,2 9,3 9,2 9,2 9,3 9,2 9,2 9,3 Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 31 / 47 por Blocos Escrita s Multi-Nível Escrita Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 32 / 47

20 Escrita por Blocos Escrita s Multi-Nível O que acontece numa escrita? Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 33 / 47 Escrita por Blocos Escrita s Multi-Nível O que acontece numa escrita? Estatisticamente, as escritas perfazem cerca de 21% dos acessos a dados Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 33 / 47

21 Escrita por Blocos Escrita s Multi-Nível O que acontece numa escrita? Estatisticamente, as escritas perfazem cerca de 21% dos acessos a dados Contabilizando as leituras de instruções, apenas 7% dos acessos à memória são escritas Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 33 / 47 Escrita por Blocos Escrita s Multi-Nível O que acontece numa escrita? Estatisticamente, as escritas perfazem cerca de 21% dos acessos a dados Contabilizando as leituras de instruções, apenas 7% dos acessos à memória são escritas Estratégia: Optimizar as leituras!!!... mas não ignorar as escritas... Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 33 / 47

22 Escrita por Blocos Escrita s Multi-Nível O que acontece numa escrita? Estatisticamente, as escritas perfazem cerca de 21% dos acessos a dados Contabilizando as leituras de instruções, apenas 7% dos acessos à memória são escritas Estratégia: Optimizar as leituras!!!... mas não ignorar as escritas... Problema: Ao contrário da leitura, a escrita só pode ter início depois de se saber se houve sucesso ou falta. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 33 / 47 Escrita por Blocos Escrita s Multi-Nível Escrita: forma como é tratada uma operação de escrita quando a posição de memória que é escrita já se encontra na cache Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 34 / 47

23 Escrita por Blocos Escrita s Multi-Nível Escrita: forma como é tratada uma operação de escrita quando a posição de memória que é escrita já se encontra na cache Write Back: a escrita é apenas realizada no bloco da cache escrita realizada à velocidade da cache redução do tráfego para memória Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 34 / 47 Escrita por Blocos Escrita s Multi-Nível Escrita: forma como é tratada uma operação de escrita quando a posição de memória que é escrita já se encontra na cache Write Back: a escrita é apenas realizada no bloco da cache escrita realizada à velocidade da cache redução do tráfego para memória Write Through: a escrita é realizada quer no bloco da cache quer na memória primária mais fácil de implementar cache e memória estão sempre coerentes falta em leitura nunca causa uma escrita em memória optimizada recorrendo a write buffer Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 34 / 47

24 Alocação por Blocos Escrita s Multi-Nível Alocação: forma como é tratada uma operação de escrita quando a posição de memória que é escrita não se encontra na cache Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 35 / 47 Alocação por Blocos Escrita s Multi-Nível Alocação: forma como é tratada uma operação de escrita quando a posição de memória que é escrita não se encontra na cache Write Allocate: o bloco correspondente é trazido para a cache e actualizado Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 35 / 47

25 Alocação por Blocos Escrita s Multi-Nível Alocação: forma como é tratada uma operação de escrita quando a posição de memória que é escrita não se encontra na cache Write Allocate: o bloco correspondente é trazido para a cache e actualizado No-Write Allocate: estiver a cache só é alterada se o bloco lá Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 35 / 47 Poĺıticas de Escrita vs. Alocação por Blocos Escrita s Multi-Nível Ambas as poĺıticas podem ser usadas com qualquer combinação, embora as combinações típicas sejam: Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 36 / 47

26 Poĺıticas de Escrita vs. Alocação por Blocos Escrita s Multi-Nível Ambas as poĺıticas podem ser usadas com qualquer combinação, embora as combinações típicas sejam: Write Back, Write Allocate: possíveis escritas futuras para o mesmo endereço passam a ser realizadas apenas na cache. Write Through, No-Write Allocate: o racional é que se se tem que ir realizar a escrita em memória, não há muito a ganhar por ter este bloco na cache. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 36 / 47 por Blocos Escrita s Multi-Nível Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 37 / 47

27 por Blocos Escrita s Multi-Nível Num bloco de cache, para além dos dados e da etiqueta, existe também um conjunto de bits que mantêm informação diversa: Valid: indica se o valor associado à etiqueta está correcto ou não Utilizado, por exemplo, para invalidar todas as posições da cache quando se re-inicializa o sistema Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 38 / 47 por Blocos Escrita s Multi-Nível Num bloco de cache, para além dos dados e da etiqueta, existe também um conjunto de bits que mantêm informação diversa: Valid: indica se o valor associado à etiqueta está correcto ou não Utilizado, por exemplo, para invalidar todas as posições da cache quando se re-inicializa o sistema Dirty: indica que o valor que está na cache é mais recente do que o valor em memória primária Utilizado apenas no caso das caches write-back Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 38 / 47

28 por Blocos Escrita s Multi-Nível Num bloco de cache, para além dos dados e da etiqueta, existe também um conjunto de bits que mantêm informação diversa: Valid: indica se o valor associado à etiqueta está correcto ou não Utilizado, por exemplo, para invalidar todas as posições da cache quando se re-inicializa o sistema Dirty: indica que o valor que está na cache é mais recente do que o valor em memória primária Utilizado apenas no caso das caches write-back R/W: indica se uma posição de memória pode ser escrita ou se é só de leitura Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 38 / 47 por Blocos Escrita s Multi-Nível Num bloco de cache, para além dos dados e da etiqueta, existe também um conjunto de bits que mantêm informação diversa: LRU: indica que esta via foi a última a ser acedida Utilizado nas caches com 2-vias de associatividade para implementar a poĺıtica de substituição LRU Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 39 / 47

29 por Blocos Escrita s Multi-Nível Num bloco de cache, para além dos dados e da etiqueta, existe também um conjunto de bits que mantêm informação diversa: LRU: indica que esta via foi a última a ser acedida Utilizado nas caches com 2-vias de associatividade para implementar a poĺıtica de substituição LRU Accessed: indica que esta via foi acedida desde a última vez que este bit foi colocado a 0 Aproximação da poĺıtica LRU, sendo colocado a 0 em intervalos de tempos regulares e colocado a 1 quando a via for acedida Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 39 / 47 por Blocos Escrita s Multi-Nível s Multi-Nível Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 40 / 47

30 s Multi-Nível por Blocos Escrita s Multi-Nível Intel Core i5-2500k (quad-core) Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 41 / 47 s Multi-Nível por Blocos Escrita up L1 L2 Memória Primária s Multi-Nível t acesso = t hl1 + p ml1 t pl1 Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 42 / 47

31 s Multi-Nível por Blocos Escrita up L1 L2 Memória Primária s Multi-Nível t acesso = t hl1 + p ml1 t pl1 t pl1 = t hl2 + p ml2 t pl2 Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 42 / 47 s Multi-Nível por Blocos Escrita up L1 L2 Memória Primária s Multi-Nível t acesso = t hl1 + p ml1 t pl1 t pl1 = t hl2 + p ml2 t pl2 t acesso = t hl1 + p ml1 (t hl2 + p ml2 t pl2 ) Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 42 / 47

32 Taxas Locais e Globais por Blocos Escrita s Multi-Nível Taxa de Faltas Local: nessa cache fracção dos acessos à cache com falta Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 43 / 47 Taxas Locais e Globais por Blocos Escrita Taxa de Faltas Local: nessa cache fracção dos acessos à cache com falta Taxa de Faltas Global: fracção dos acessos do processador com falta em ambas as caches p missglobal = p misslocall1 p misslocall2 s Multi-Nível Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 43 / 47

33 Taxas Locais e Globais por Blocos Escrita Taxa de Faltas Local: nessa cache fracção dos acessos à cache com falta Taxa de Faltas Global: fracção dos acessos do processador com falta em ambas as caches p missglobal = p misslocall1 p misslocall2 s Multi-Nível Taxa de faltas local é igual a global para a cache L1 Taxa de faltas local da L2 muito elevada, a global é uma medida melhor Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 43 / 47 Arquitectura de Harvard por Blocos Escrita s Multi-Nível up Instruções Memória Primária Dados Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 44 / 47

34 por Blocos Escrita s Multi-Nível Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 45 / 47 por Blocos Escrita s Multi-Nível Memória Virtual: Memória Paginada Tabela de Páginas Tabela de Páginas Hierárquica Translation Lookaside Buffer (TLB) Interligação Memória Virtual - s Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 46 / 47

35 Nota de Agradecimento por Blocos Escrita s Multi-Nível Agradecimento Algumas páginas desta apresentação foram extraidas de: [1] José Carlos Monteiro, Arquitectura de Computadores, Instituto Superior Técnico (IST), Universidade Técnica de Lisboa, Portugal, Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 47 / 47