I. Considere os seguintes processadores A e B, ambos com arquitectura em pipeline, conforme ilustrado

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1 Arquitectura de Computadores 2 o Semestre (2013/2014) MEAer 2 o Teste - 19 de Junho de 2014 Duração: 1h30 + 0h15 Regras: Otesteésemconsulta, apenas tem disponível o anexo que lhe deverá ter sido entregue com o teste. Por favor, não escreva nesse anexo e devolva-o no final do teste. Resolva o teste no próprio enunciado. O espaço reservado para cada pergunta é suficiente para a sua resposta. Tenha em atenção que cada grupo deve ficar em folhas separadas. Utilize os espaços reservados para rascunho. Identifique todas as folhas que entregar. Folhas não identificadas não serão cotadas! Responda ao teste com calma. Se não sabe responder a uma pergunta, passe à seguinte e volte a ela no fim. I. Considere os seguintes processadores A e B, ambos com arquitectura em pipeline, conforme ilustrado na figura: Considere também que: Apesar de não terem sido implementados quaisquer mecanismos para resolução automática de conflitos de dados, o pipeline dos processadores inclui um conjunto de caminhos de adiantamento de dados (forwarding), conforme descrito nas aulas teóricas. A predição de saltos está implementada de acordo com uma política estática do tipo predict not taken, com resolução da condição de salto no estágio EXE. Por conseguinte, em caso de salto tomado, a instrução de destino apenas pode ser lida da memóriadeprogramaquando ainstruçãodesaltoentranafaseseguintea EXE. Os registos da unidade de vírgula flutuante são representados por Fx, enquantoqueosregistos da unidade inteira são representados por Rx. Existem dois barramentos independentes para acesso às memó r i a s d e d a d o s e d e p r o g r a m a. As frequências de funcionamento dos processadores são: f A =500MHz,f B =333MHz. Otroçodecódigoseguintefoiexecutadoemambososprocessadores, em que o ciclo executa N=2000 iterações, assumindo-se que &(tabela[0])=0: (01) loop: lw R2,0(R1) ; INIT: F0=constante (02) l.d F1,0(R2) ; F5=0 (03) mul.d F1,F0,F1 ; R1=&(tabela[N-1]) (04) add.d F5,F1,F5 (05) addi R1,R1,#-4 (06) bnez R1,loop Número: Nome: Pág. 1 de 8

2 1Val. (a) Represente o diagrama temporal da execução da primeira iteração do ciclo deste programa no processador A. Representeasdiversasfasesporquepassacadainstrução, através dos símbolos F, D, X, M e W. Não se esqueça de representar todos os Stalls que possam ocorrer. INSTRUCTIONS lw R2,0(R1) 2 l.d F1,0(R2) 3 mul.d F1,F0,F1 4 add.d F5,F1,F5 5 addi R1,R1,#-4 6 bnez R1,loop / 2 Val. (b) Quantos ciclos de relógio são necessários para executar este programa nesta arquitectura? NOTA: pode ter de estender o diagrama temporal anterior para além da primeira iteração do ciclo, de modo a analisar o padrão de execução após atingir o regime estacionário. 1 1 / 2 Vals. (c) Repita a alínea anterior para o processador B. INSTRUCTIONS lw R2,0(R1) 2 l.d F1,0(R2) 3 mul.d F1,F0,F1 4 add.d F5,F1,F5 5 addi R1,R1,#-4 6 bnez R1,loop Quantos ciclos de relógio são necessários para executar este programa nesta arquitectura? Número: Nome: Pág. 2 de 8

3 1Val. (d) Qual dos dois processadores (A ou B) é o mais rápido para executar este programa? Calcule aaceleração(speed-up) obtida. 2Vals. (e) Considere agora uma versao modificada do processador B, atravésdaantecipaçãodaresolução de salto para o estágio de ID, passando assim a assumir saltos atrasados com um branch delay slot. Por conseguinte,em caso de salto tomado,a instrução de destino apenas pode ser lida da memória de programa quando a instrução de salto entra da fase de EXE. Optimize a execução do segmento de código, aplicando as seguintes técnicas: Loop-unrolling (o número de iterações deve ser reduzido por um factor de 2); Renomeação de registos (pode utilizar qualquer um dos 32 registos inteiros/vírgula flutuante) ainda não utilizados INSTRUCTIONS Quantos ciclos de relógio são necessários para executar oprogramanestaarquitectura? 1Val. (f) Calcule a aceleração (speed-up) obtida,faceaoresultadoencontradoanteriormentepareeste mesmo processador. Número: Nome: Pág. 3 de 8

4 II. OprocessadorCortex-A9éumCPUde32-bitsdesenvolvidopela ARM que equipa uma grande parte das TV set-top-boxes no mercado. Este processador contém 2 caches L1 independentes, para dados e programa. Considere uma versão particular deste processador ligada aumespaçode endereçamento com 2 48 palavras de 32-bits, operando a uma frequência de f clk =500.0 MHz. A cache de dados tem as seguintes características: Capacidade: 64 kbytes; mapeamento directo; blocos de 128 Bytes. Políticas: write-back allocate; last-recently-used. t HIT = T clk ;emcasodemiss,amemóriaprimáriaéacedida,requerendo23nsparatransferir cada palavra (simultaneamente para a cache e para o processador). Todos os barramentos de dados que ligam o processador, cache e memória têm 32 bits. O programa seguinte foi executado neste processador. O compilador não realizou qualquer optimização, pelo que os operandos são lidos da memória na mesma ordem que aparecem no programa (ex.: para uma dada instrução de 2 operandos Dest = Op1 OP Op2, aordemdeacessoserá: Op1, Op2, Dest). As variáveis são alocadas em regiões de memória adjacentes, na mesma ordem em que foram declaradas no programa e por ordem crescente de endereços. Inicialmente, todas as posições da cache estão inválidas. #define SIZE /* 128k */ register int i; /* 32-bits integer in a register */ int a[size],b[size],c[size];... for(i=0; i<size; i++){ b[i] = a[i] * 4; c[i] = b[i] + a[i]; c[i] = c[i] / 2; } 1Val. (a) Descreva a organização da cache de dados, identificando como os bits de endereço são usados para aceder a cada posição. Desenhe um esboço da organização da cache. Número: Nome: Pág. 4 de 8

5 1 1 / 2 Vals. (b) Represente os vectores a[size], b[size] and c[size] no mapa de memória. Assuma que o elemento a[0] está alocado no endereço h. Decomponha os bits do endereço b[0] nos campos correspondentes à tag, index e offset da cache de dados. 2Vals. (c) Após a execução da 1 a iteração (i=0) deste programa, a primeira linha da cache de dados tem o seguinte conteúdo: Data Dirty index=0 c[0]...c[31] 1 Calcule os tempos de acesso de todas as posições de memória que são acedidas durante a 2 a iteração deste programa. Assuma que o processador não mantém os operandos nos seus registos internos após a execução de cada instrução e que, em caso de miss, o primeiro endereço a ser lido da memória corresponde aquele que foi pedido pelo processador. Sugestão: obtenha a lista de todas as posições de memória (dados) acedidas durante a execução desta iteração, representando os endereços de forma simbólica (ex: a[1], b[2], etc.). Número: Nome: Pág. 5 de 8

6 1 / 2 Val. (d) Assumindo que o padrão de acesso determinado na alínea anterior se repete ao longo das restantes iterações, calcule a hit-rate média e a miss-rate média que caracterizam a execução deste troço. 1 1 / 2 Vals. (e) Proponha uma modificação à organização da cache de modo amelhorarodesempenhodo processador durante a execução deste programa. Indique como é que os bits de endereçamento são utilizados para aceder à cache. Calcule a hit-rate, amiss rate eotempomédiodeacesso resultantes dessa alteração. Número: Nome: Pág. 6 de 8

7 III. A equipa de desenvolvimento de um novo tablet está a considerar a inclusão de uma Unidade de Gestão de Memória (UGM) com o propósito de traduzir os endereços virtuais através de uma tabela de tradução hierárquica. Cada página compreende um espaço de 16 kbytes e cada descritor ocupa 64-bits. Tanto o espaço de endereçamento virtual como o espaço de endereçamento físico compreendem 2 32 palavras de 32-bits. O sistema integra também uma cache de 64 kbytes endereçada com endereços físicos, com 2 vias de associatividade, blocos com 2 palavras de 32-bits, um tempo de acesso de 2ns e uma taxa de sucesso (hit-rate) de80%.otempodeacessoàmemóriaprimáriaéde55ns. Oprocessadorde32-bitsutilizadotrabalhacomumrelógiode 500 MHz. 1 / 2 Val. (a) Considerando que ambos os espaços de endereçamento (virtual e físico) são constituídos por 2 32 palavras, discuta as vantagens oferecidas pela utilização de um mapa de endereçamento virtual neste sistema. 1 1 / 2 Vals. (b) Represente (através de um esboço) a estrutura de tradução de cada endereço virtual. Número: Nome: Pág. 7 de 8

8 1 1 / 2 Vals. (c) Calcule o tempo médio de acesso a uma dada posição de memória, considerando uma configuração deste sistema sem autilizaçãodeumatlb.considerequeodirectório está sempre disponível na cache. 1 1 / 2 Vals. (d) Calcule a aceleração (speedup) quepodeserobtidacomainclusãodeumatlbcomuma taxa de sucesso (hit-rate) de95%eumtempodeacessode5ns. 1 1 / 2 Vals. (e) Proponha uma alteração à organização da cache de modo a reduzir o processo de tradução de endereços virtuais assumindo a existência de uma TLB. Número: Nome: Pág. 8 de 8