Universidade Federal do Rio de Janeiro Bacharelado de Ciência da Computação. Arquitetura de Computadores I. Pipeline

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1 Universidade Federal do Rio de Janeiro Bacharelado de Ciência da Computação Arquitetura de Computadores I Pipeline Gabriel P. Silva

2 Introdução Pipeline é uma técnica de implementação de processadores que permite a sobreposição temporal das diversas fases de execução das instruções. Aumenta o número de instruções executadas simultaneamente e a taxa de instruções iniciadas e terminadas por unidade de tempo. O pipeline não reduz o tempo gasto para completar cada instrução individualmente.

3 Exemplo Vamos supor uma lavanderia, em que cada etapa possa ser realizada em 30 minutos: 1) Colocar a roupa na máquina de lavar; 2) Depois de lavada, colocá-la na máquina de secar roupa; 3) Depois de seca, passar a ferro; 4) Depois de passada, arrumá-la no armário. Para lavar, secar, passar e arrumar 5 cestos de roupa, sem uso do pipeline, levaríamos 10 horas para concluir a tarefa.

4 Exemplo sem Pipeline

5 Exemplo Contudo, podemos iniciar a lavagem de um cesto de roupas a cada 30 minutos, até que tenhamos 4 cestos sendo lavados simultaneamente, um em cada etapa do pipeline. Depois das primeiras 2 horas, teremos um cesto de roupa lavada, passada e arrumada a cada 30 minutos. Ao final do dia teremos lavado muito mais cestos de roupa do que sem o uso de pipeline. Para aprontar 5 cestos de roupa, por exemplo, levaríamos apenas 4 horas no total.

6 Exemplo com Pipeline

7 Pipeline Com o uso da técnica de pipeline, a lavagem de um cesto de roupas continuará levando 2 horas para ser realizada. Ou seja, a técnina de pipeline não melhora o tempo de execução de cada tarefa individualmente. Mas melhora o rendimento ou a produtividade de todo o sistema. As várias tarefas podem ser executadas simultaneamente porque utilizam-se de recursos diferentes. Aceleração potencial máxima = número de estágios do pipeline.

8 Exemplo de Pipeline de Instruções Divisão da Execução da Instrução em 5 estágios: Busca da instrução na memória (B) Leitura dos registradores e decodificação da instrução (D) Execução da instrução / cálculo do endereço de memória (E) Acesso a um operando na memória (M) Escrita do resultado em um registrador (W)

9 Arquitetura Básica RD = RS1 oper R2 RI 32 Endereço de Desvio 16 INSTRUÇÃO ENDEREÇO #RS1 RD #RS2 Banco de Registradores (R0 R31) 5 5 #RD 5 RS1 6 Endereço Operando RDM DADOS Barramento de Endereço ENDEREÇO REM PC Barramento de Dados RS2 32 oper 32 U.A.L. 32 UNIDADE DE CONTROLE

10 Arquitetura sem Pipeline

11 Arquitetura com Pipeline

12 Exemplo de Pipeline de Instruções Classe da Instrução Busca da Instrução Leitura Operando Operação da ULA Acesso à Memória Escrita do Resultado Total Load Word (lw) 2 ns 1 ns 2 ns 2 ns 1 ns 8 ns Store Word (sw) 2 ns 1 ns 2 ns 2 ns Aritméticas (add, sub, and) 2 ns 1 ns 2 ns Branch (beq) 2 ns 1 ns 2 ns 7 ns 1ns 6 ns 5 ns

13 Exemplo de Pipeline de Instruções Classe da Instrução Busca da Instrução Leitura Operando Operação da ULA Acesso à Memória Escrita do Resultado Load Word (lw) 2 ns 1 ns 2 ns 2 ns 1 ns 10ns Store Word (sw) 2 ns 1 ns 2 ns 2 ns 10ns Aritméticas (add, sub, and) 2 ns 1 ns 2 ns Branch (beq) 2 ns 1 ns 2 ns 1 ns Total 10ns 10ns

14 Exemplo de Pipeline de Instruções

15 Características dos Pipelines de Instrução Para coordenar essas operações, o processador utiliza um sinal elétrico periódico chamado de relógio. A cada novo ciclo do relógio a instrução é passada de um estágio para outro do pipeline. Ciclo O relógio, por ser periódico, possui uma freqüência e tempo de ciclo definidos. Quanto maior a freqüência (f), menor o tempo de ciclo (T) do relógio (T = 1/f). ] Nos processadores modernos a freqüência é expressa em GHz e o tempo de ciclo de relógio em ns (10 ⁹ s) ou ps (10 ¹² s).

16 Características dos Pipelines de Instrução O tempo do ciclo do relógio do processador deve ser igual ao tempo de execução do estágio mais lento do pipeline. Deve-se procurar dividir a execução da instrução em estágios com o mesmo tempo de execução. O pipeline deve ser mantido sempre cheio para que o desempenho máximo seja alcançado. Cada instrução, individualmente, continua levando o mesmo tempo para ser executada.

17 Características dos Pipelines de Instrução O tempo gasto no processamento de M instruções em um pipeline com K estágios e tempo de ciclo de máquina igual a t é dado por: T = [K + (M 1 )] * t Se M >> K (caso comum), então: T = M * t.

18 Características dos Pipelines de Instrução Um programa tem de instruções. Em uma arquitetura sem pipeline, o tempo médio de execução de cada instrução é 6,5 ns. Qual o ganho na execução deste programa em um processador com pipeline de 5 estágios com ciclo de 2 ns? T1 = 6,5 ns * =~ 6,5 ms (sem pipeline) T2= ( )* 2 ns =~ 2 ms (com pipeline) Ganho = T1/T2 = 6,5 ms / 2 ms = 3,25

19 Problemas no Uso de Pipelines Existem situações em que a próxima instrução não pode ser executada no ciclo seguinte do relógio: Conflitos Estruturais Dependências de Dados Pode haver acessos simultâneos à memória feitos por 2 ou mais estágios. As instruções dependem de resultados de instruções anteriores, ainda não completadas. Dependências de Controle A próxima instrução não está no endereço subseqüente ao da instrução anterior.

20 Conflitos Estruturais Leitura de instrução e leitura ou escrita de dados simultâneos à memória: Acesso simultâneo ao banco de registradores: Uso de arquitetura Harvard com caches de dados e instrução separados. Uso de banco de registradores com múltiplas portas. Uso simultâneo de uma mesma unidade funcional: Replicação da unidade funcional ou implementação pipelined dessa unidade.

21 Problemas no Uso de Pipeline Estágios podem ter tempos de execução diferentes: Solução 1: Implementar esses estágios como um pipeline onde cada sub-estágio possua tempo de execução semelhante aos demais estágios do pipeline principal Solução 2: Replicar esse estágio, colocando réplicas em paralelo no estágio principal. O número de réplicas é dado pela razão entre o tempo do estágio mais lento e os demais. O sistema de memória é incapaz de manter o fluxo de instruções no pipeline O uso de memória cache com alta taxa de acerto e tempo de acesso compatível com o tempo de ciclo do pipeline

22 Problemas no Uso de Pipeline Busca de Instrução Decodificação Execução Memória Memória Escrita Resultado Execução Busca de Instrução Decodificação Memória Memória Execução Escrita Resultado

23 Conflitos Estruturais Problema: acessos simultâneos à memória por 2 ou mais estágios. Busca de Instrução Memória Decodificação Execução Memória Memória Escrita Resultado Memória Soluções Caches separadas de dados e instruções; Memória com múltiplos bancos com acessos independentes.

24 Arquitetura com Pipeline

25 Conflitos de Dados Problema: instruções consecutivas podem fazer acesso aos mesmos operandos: execução da instrução seguinte depende de operando calculado pela instrução anterior: dadd R1, R2, R3 dsub R4, R1, R6 Tipos de dependências de dados Dependência verdadeiras Dependências falsas antidependência dependência de saída

26 Conflitos de Dados dadd R1, R2, R3 dsub R4, R1, R6 dsub R4, R1, R6 dadd R1, R2, R3 dsub R1, R4, R6 dadd R1, R2, R3 Direta ou RAW Anti-dependência ou WAR Saída ou WAW

27 Dependências de Dados Dependências Verdadeiras (Direta): O pipeline precisa ser parado durante certo número de ciclos ( interlock ); Colocação de instruções de nop ou escalonamento adequado das instruções pelo compilador; Colocar caminhos de dados alternativos entre os estágios de pipeline: adiantamento dos dados. Resolve a maioria dos casos. Dependências Falsas: Não é um problema em pipelines onde a ordem de execução das instruções é mantida; Problema em processadores superescalares; A renomeação dos registradores é uma solução usual para este problema.

28 Adiantamento dos Dados Caminho interno dentro do pipeline entre a saída de um estágio e a entrada da ALU Evita a parada do pipeline B D E W M Adiantamento do Resultado BB Tempo DD EE MM W W BB DD EE MM W W

29 Escalonamento das Instruções Exemplo: X=Y-W Z=K+L Código Gerado: ld r1, ld r2, dsub sd r3, ld r4, ld r5, dadd sd r6, mem[y] mem[w] r3, r1, r2 Situação de Interlock mem[x] Situação de Interlock mem[k] mem[l] r6, r4, r5 Situação de InterlocK mem[z] Situação de Interlock

30 Escalonamento das Instruções Código Otimizado: ld r1, mem[y] ld r2, mem [W] ld r4, mem [K] dsub r3, r1, r2 ld r5, mem[l] sd r3, mem[x] dadd r6, r4, r5 sd r6, mem[z] Situação de Interlock

31 Conflitos de Controle Efeito de desvios condicionais Se o desvio ocorre, pipeline precisa ser esvaziado Não se sabe se desvio ocorrerá ou não até o momento de sua execução decisão sobre desvio Tempo W M E D B desvio condicional Instruções abandonadas próxima instrução

32 Soluções para os Conflitos de Controle Congelar o pipeline até que o resultado do desvio seja conhecido Insere bolhas no pipeline solução ruim quando o pipeline é muito longo Uso do Desvio Atrasado A instrução após o desvio é sempre executada preenchimento útil do delay slot nem sempre é possível Predição Estática de Desvios O compilador faz uma predição se o desvio vai ser tomado ou não geração de bolhas quando a predição é errada, baixa taxa de acertos Predição Dinâmica de Desvios Existem mecanismos em hardware que fazem a predição baseada no comportamento daquele desvio no passado idem, alta taxa de acertos

33 Preenchimento do delay slot Exemplo 1: dadd r1, r2, r3 beq r2, r0, label delay slot (nop) 3 ciclos beq r2, r0, label dadd r1, r2, r3 2 ciclos Exemplo 2: dsub r4, r5, r6 dadd r1, r2, r3 beq r1, r0, label delay slot (nop) 4 ciclos dadd r1, r2, r3 beq r1, r0, label dsub r4, r5, r6 3 ciclos

34 Preenchimento do delay slot Para facilitar o trabalho do compilador no preenchimento do delay slot muitas arquiteturas permitem o uso do delay slot com a opção de anulação automática dessa instrução se o desvio condicional não for tomado. Desse modo, uma instrução do endereço alvo pode ser movida para o delay slot, o que é muito útil no caso de loops. Nesse caso, está implícita uma previsão de desvio estática que diz que o desvio será sempre tomado.

35 Predição Estática do Desvio Três abordagens podem ser adotadas: Assumir que todos os desvios são tomados ( always taken ); Os desvios para trás são assumidos como tomados ( backward taken ) e os desvios para frente são assumidos como não tomados ( forward not taken ) ; Fazer a predição com base em resultados coletados de experiências de profile realizadas anteriormente.

36 Predição Dinâmica do Desvio Pequena memória colocada no estágio e busca, que é endereçada pela parte baixa do endereço das instruções de desvio; A memória contém 1 bit (bit de predição) que diz se o desvio foi tomado ou não da última vez; Se a predição for errada, o bit correspondente é invertido na memória. Problemas: Instruções de desvio diferentes podem mapear para uma mesma posição do buffer O esquema pode falhar quando a decisão do desvio se alterna a cada execução

37 Preditores de 1-bit x 2-bits Um preditor de 1-bit prediz corretamente um desvio ao final de uma iteração de um loop, enquanto o loop não termina. Em loops aninhados, um preditor de 1-bit irá causar duas predições incorretas para o loop interno: Uma vez no final do loop, quando a iteração termina o loop ao invés de ir para o começo do loop, e Uma vez quando a primeira iteração do loop for reiniciada, quando ele prediz o término do loop ao invés do começo do loop. Este erro duplo em loops aninhados é evitado por um esquema de predição de dois bits. Preditor de 2-bits: Uma predição deve errar duas vezes antes de ser alterada quando um preditor de 2-bits é utilizado.

38 Predição de Desvio Bimodal O preditor de dois bits (bimodal) é essencialmente um contador de dois bits com valores entre 0 e 3. Quando o contador é maior ou igual ao valor 2, o desvio é predito como tomado; em caso contrário é predito como não tomado. O contador é incrementado em um devio tomado e decrementado em um desvio não tomado. Demonstra-se que um buffer de 2 bits com 4 K entradas tem um desempenho similar que um buffer com um número infinito de entrada e usando n bits para predição nos programa de avaliação do SPEC92.

39 Diagrama de Estados do Preditor Bimodal,, Tomado Predito Tomado 10 Tomado Tomado Não Tomado Predito Tomado 11 Não Tomado Predito NãoTomado 01 Não Tomado Tomado Predito NãoTomado 00 Não Tomado

40 Predição Bimodal

41 Predição Bimodal 1,2 1 Taxa de Acerto 0,8 SempreTomado Bimodal 0,6 0,4 0,2 0 GO IJPEG LI M88KSIM PERL

42 Tratamento de Exceções Exemplos de Exceções: 1. Interrupção de dispositivos de E/S 2. Chamadas ao Sistema Operacional 3. Breakpoints 4. Operações Aritméticas (Overflow e Underflow) 5. Falha de página 6. Erros de endereçamento de memória 7. Violação de proteção de memória 8. Instrução inválida 9. Falha de alimentação

43 Classificação das Exceções Síncronas 2, 3, 4, 5, 6, 7, 8 Assíncronas 1, 9 Solicitadas pelo usuário 2, 3 Fora do controle do usuário 1, 4, 5, 6, 7, 8, 9 No meio da instrução 4, 5, 6, 7, 8, 9 Entre instruções 1, 2, 3 Encerram a execução do programa 6, 7, 8, 9 Permitem a continuação do programa 1, 2, 3, 4, 5

44 Modelo de Exceções Precisas Definição: Ao ser detectada uma exceção, todas as instruções anteriores à ocorrência da exceção podem ser completadas e as posteriores serão anuladas e reiniciadas após o tratamento da exceção Requisito Básico: Instruções só mudam o estado da máquina quando há garantia de que elas concluirão sem gerar exceções. Conseqüências: Difícil de implementar, sem perda de desempenho, em pipelines que implementam instruções complexas Algumas arquiteturas possuem então dois modos de operação: com ou sem exceções precisas