Capítulo 6 Hazards Morgan Kaufmann Publishers. Ch6c 1

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1 Capítulo 6 Hazards 1998 organ Kaufmann Publishers Ch6c 1

2 Dependências de Dados Problema: iniciar uma instrução antes da anterior ter finalizado dependências que voltam no tempo são hazards de dados qual instrução receberá o valor errado de $ (velho 1, novo ) Time (in clock cycles) Value of register $: Program execution order (in instructions) sub $, $1, $3 CC 1 CC CC 3 CC CC 5 CC 6 I CC 7 CC 8 CC / D and $1, $, $5 I D or $13, $6, $ I D add $1, $, $ I D sw $15, 1($) I D 1998 organ Kaufmann Publishers Ch6c

3 Erro devido à dependência de dados sub $, $1, $3 and $1, $, $5 or $13, $6, $ add $1, $, $ sw $15, 1($) and e or lêem resultado errado (velho 1) store está claramente à direita (depois no tempo) e lê resultado certo ( ) hazard no add pode ser evitado se a escrita no banco de registradores for feita (em CC5) na metade do ciclo (borda de descida) WR RD CC CC5 CC organ Kaufmann Publishers Ch6c 3

4 Solução de software O compilador deve garantir a ausência de hazards: inserção de nops Onde inserir os nops? Quantos? sub $, $1, $3 and $1, $, $5 or $13, $6, $ add $1, $, $ sw $15, 1($) Problema: essa abordagem afeta o desempenho! 1998 organ Kaufmann Publishers Ch6c

5 Forwarding (algumas vezes: bypassing) Usar resultados temporários Não esperar que os resultados sejam escritos no banco de registradores Unidade de forwarding para manipular leitura/escrita para um mesmo registrador ULA forwarding Value of register $ : Value of EX/E : Value of E/ : Time (in clock cycles) CC 1 CC CC 3 CC CC 5 CC 6 CC 7 CC 8 CC / X X X X X X X X X X X X X X X X Program execution order (in instructions) sub $, $1, $3 I D and $1, $, $5 I D or $13, $6, $ I D add $1, $, $ I D sw $15, 1($) I D E se esse $ fosse $13? 1998 organ Kaufmann Publishers Ch6c 5

6 Forwarding ID/EX EX/E Control E/ IF/ID EX isters Data IF/ID.isterRs Rs IF/ID.isterRt IF/ID.isterRt IF/ID.isterRd Rt Rt Rd EX/E.isterRd Forwarding E/.isterRd 1998 organ Kaufmann Publishers Ch6c 6

7 Forward não é válido para todos os casos Load (lw) ainda pode causar um hazard Uma instrução, após um load, tenta ler um registrador que é o alvo (destino) do load Time (in clock cycles) Program CC 1 CC CC 3 CC CC 5 CC 6 execution order (in instructions) lw $, ($1) I D CC 7 CC 8 CC 9 and $, $, $5 I D or $8, $, $6 I D add $9, $, $ I D slt $1, $6, $7 I D Uma unidade de detecção de hazard é necessária para travar (stall) a instrução de load 1998 organ Kaufmann Publishers Ch6c 7

8 Stalling A idéia de stall consiste em congelar instruções em seus respectivos estágios Program execution order (in instructions) Time (in clock cycles) CC 1 CC CC 3 CC CC 5 CC 6 CC 7 CC 8 CC 9 CC 1 lw $, ($1) I D and $, $, $5 I D or $8, $, $6 add $9, $, $ I I D bubble I D slt $1, $6, $7 I D 1998 organ Kaufmann Publishers Ch6c 8

9 Unidade de detecção de hazards Hazard detection ID/EX.emRead ID/EX IF/IDWrite IF/ID Control EX EX/E E/ Write isters Data IF/ID.isterRs IF/ID.isterRt IF/ID.isterRt IF/ID.isterRd Rt Rd EX/E.isterRd ID/EX.isterRt Rs Rt Forwarding E/.isterRd 1998 organ Kaufmann Publishers Ch6c 9

10 Exemplo pag 93 a nd $, $, $5 lw $, ($ 1) b efo re<1 > b efore <> Write IF/IDWrite IF/ID 1 X 1 X Hazard detection Control isters ID/EX.emRead ID/EX 11 $1 $X EX EX/E Data be fore <3 > E/ 1 X ID/EX.isterRt Forwarding Clock o r $, $, $ a nd $, $, $5 lw $, ($1 ) be fore <1 > be fore<> IF/IDWrite IF/ID 5 Hazard detection Control ID/EX.emRead ID/EX 11 EX EX/E E/ Write 5 isters $ $5 $1 $X Data 5 1 X ID/EX.isterRt Forwarding Clock 3

11 or $, $, $ and $, $, $5 bubble lw $,... b efo re< 1> Exemplo pag 93 IF/IDWrite IF/ID 5 Hazard detection Control ID/EX.emRead ID/EX 1 EX EX/E 11 E/ Write 5 isters $ $5 $ $5 Data 5 5 ID/EX.isterRt Forwarding Clock ad d $ 9, $, $ or $, $, $ an d $, $, $ 5 b ubble lw $,... IF/IDWrite IF/ID Hazard detection Control ID/EX.emRead ID/EX 1 1 EX EX/E E/ 11 Write isters $ $ $ $5 Data 5 ID/EX.isterRt Forwarding Clock 5

12 Hazards de desvio Quando o desvio é decidido, outras instruções estão no pipeline Program execution order (in instructions) Time (in clock cycles) CC 1 CC CC 3 CC CC 5 CC 6 CC 7 CC 8 CC 9 beq $1, $3, 7 I D and $1, $, $5 I D 8 or $13, $6, $ I D 5 add $1, $, $ I D 7 lw $, 5($7) I D Nesse caso, considera se que o desvio não será tomado (branch not taken) uma vez que o stall afeta o desempenho consideravelmente É necessário mais um hardware para limpar (flush) as instruções, caso elas não sejam as instruções corretas (alvos do desvio) 1998 organ Kaufmann Publishers Ch6c 1

13 Diminuindo a penalidade do branch taken no esquema anterior decisão só é tomada no estágio E caso branch taken é necessário limpar (flush) os estágios IF, ID e EX 3 ciclos de clock perdidos para diminuir a penalidade: antecipar a decisão do estágio E para o estágio ID economia de dois ciclos clocks Limpar somente instrução sendo lida da memória (fetched) mudanças no hardware: cálculo do endereço do desvio ( + offset<<) comparação dos registradores 3 XORs com or na saída mais rápido do que a 1998 organ Kaufmann Publishers Ch6c 13

14 Limpando instruções IF.Flush Hazard detection ID/EX EX/E Control E/ IF/ID EX Shift left isters = Data Sign extend Forwarding 1998 organ Kaufmann Publishers Ch6c 1

15 and $1, $, $5 beq $1, $3, 7 sub $1, $, $8 before<1> before<> IF.Flush 7 Hazard detection ID /EX Funcionamento do branch taken com mudança na decisão 8 Control IF/ID Shift left 7 isters u x $1 $3 EX u x $ EX/E Data E/ u E >ID u x = 7 Sign extend u x $8 x (fig 6.5) 1 Forwarding Clock 3 lw $, 5($7) bubble (nop) beq $1, $3, 7 sub $1,... before<1> beq $1, $3, 7 IF.Flush 76 u x Hazard detection ID /EX EX/E and $1, $, $5 IF/ID Control u x EX E/ or $13, $6, $ 5 add $1, $, $ 76 7 Shift left Sign extend isters = u x $1 $3 Data u x 7 lw $, 5($7) Forwarding 1 Clock

16 elhorando o desempenho... Tente evitar os stalls! Ex: reordene as instruções a seguir: lw $t, ($t1) lw $t, ($t1) sw $t, ($t1) sw $t, ($t1) Adicione um slot de atraso do desvio branch delay slot A próxima instrução depois do desvio é sempre executada Depende do compilador preencher fill o slot com alguma instrução útil Previsão de desvios (Branch Prediction) tentar acertar se o desvio será tomado ou não em loops, desvio é tomado a maior parte das vezes Necessidade de uma branch history table Em máquinas superscalarers: mais de uma instrução é iniciada no mesmo ciclo 1998 organ Kaufmann Publishers Ch6c 16

17 Delay slot a. From before b. From target c. From fall through add $s1, $s, $s3 if $s = then Delay slot sub $t, $t5, $t6 add $s1, $s, $s3 if $s1 = then add $s1, $s, $s3 if $s1 = then Delay slot Delay slot sub $t, $t5, $t6 Becomes Becomes Becomes if $s = then add $s1, $s, $s3 add $s1, $s, $s3 if $s1 = then sub $t, $t5, $t6 add $s1, $s, $s3 if $s1 = then sub $t, $t5, $t organ Kaufmann Publishers Ch6c 17

18 Escalonamento Dinâmico O hardware realiza o escalonamento ( scheduling ) Hardware tenta encontrar instruções para executar Execução fora de ordem é possível Execução especulativa e previsão dinâmica de desvios TODOS os processadores modernos possuem algum(ns) desse(s) recurso(s) e, por isso, são bastante complicados! DEC Alpha 16: 9 estágios de pipeline, 6 instruções podem ser despachadas simultaneamente Power e Pentium: possuem uma branch history table A tecnologia existente no compilador está cada vez mais importante 1998 organ Kaufmann Publishers Ch6c 18

19 Comparação de desempenho para monociclo, multiciclo e pipeline gcc: lw (3%), sw (13%), beq (19%), j (%), resto (3%) pipeline: ns (memória e ) e 1ns para o registrador (RD ou WR) 1/ dos lw seguidos por instruções que usam o resultado 1/ dos beq são errados (1 clock perdido) jumps perdem um ciclo pipeline: lw: 1 clock sem hazard e clock com hazard; média = 1.5 beq: 1 clock se OK (3/) e clocks se não OK (1/); média = 1.5 jump: clocks demais instruções: 1 clock CPI = 1.5*.3+1*.13+1*.3+1.5*.19+*. = 1.18 clock = ns; tempo médio de execução = *1.18=.36ns multiciclo;.*=8.8ns; monociclo = 8ns pipeline é 3. vezes mais rápido do que monociclo ou multiciclo 1998 organ Kaufmann Publishers Ch6c 19

20 Circuito completo Branch IF.Flush ID.Flush EX.Flush Hazard detection ID/EX EX/E Address Read data IF/ID Control 16 Shift left Sign extend Read register 1 Read register isters Write register Write data Write Read data 1 Read data 3 = EX Cause Except Src Op control emwrite Data Address Write data Read data emread E/ emto [5 1] [ 16] [ 16] [15 11] Dst Forwarding