Prova 1 Eng. Elétrica Arquitetura de Computadores Prof. Celso A. Saibel Santos Nome: Data:

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1 Prova 1 Eng. Elétrica Arquitetura de Computadores Prof. Celso A. Saibel Santos Nome: Data: 1. O percentual médio de uso das instruções para os 5 programas do SPECint92 na arquitetura Intel 80x86 resultou em: 35% loads-stores, 20% para conditional branches, 15% para compares, 20% para operações da ULA (add, sub, or,...) e 10% para outras instruções. Considere que as instruções anteriores gastam, respectivamente, 2, 5, 3, 2 e 2 ciclos de clock para serem completadas. a. (1.0) Qual o CPI médio para a execução dos programas do SPECint92 nessa arquitetura? b. (0.75) Suponha que a possibilidade da chamada execução especulativa permita reduzir em 50% número de ciclos necessários para execução das instruções do tipo conditional branche e compare. Qual o speedup que poderia ser alcançado com essa mudança? c. (0.75) Considerando que seja possível reduzir todas as operações de ULA (utilizando-se replicação de unidades funcionais) e todas as operações de memória (aumentando a vazão do barramento) para apenas 1 ciclo de clock, qual o speedup máximo que poderia ser alcançado? d. (1.0) Considere que as mudanças propostas nos itens (b) e (c) representariam um aumento de custo das partes envolvidas na execução da arquitetura para 5x e 3x, respectivamente. Considerando apenas o tempo final de execução versus o ganho obtido pelo custo do investimento, qual seria a melhor indicação de melhoria para a arquitetura em termos de custo final de produção? Em outras palavras, qual ganho da arquitetura custa mais em termos de segundos reduzidos por valor gasto TIPO INSTRUÇÃO % CICLOS loads-stores 35% 2 Time = (Instructions / Program) *(# Cycles / Instruction) *(Seconds / Cycle) conditional branches 20% 5 speedup = Performance(X) / Performance(Y) = Execution Time(Y) / Execution Time(X) Compares 15% 3 Performance (X) = 1 / Execution Time(X) ULA 20% 2 Outras 10% 2 CPI_médio 2,75 CPI_médio_b 2,03 speedup_branchcomp 35,80% CPI_médio_c 2,20 speedup_ula 25% Ganho_b 5 0,07 Aumento_Custo_b/Redução_Tempo_b Ganho_c 3 0,05 Aumento_Custo_c/Redução_Tempo_c s = [T_Exec(Y) T_Exec(X)] / T_Exec(X) T_Exec(X) = CPI(X) * N_Inst(X) * T_Clock(X); T_Exec(X) = CPI(Y) * N_Inst(Y) * T_Clock(Y) Mas N_Inst(X) = N_Inst(Y) e T_Clock(X) = T_Clock(Y), pois apenas o número de ciclos baixou para algumas instruções. Assim: s = CPI(Y) CPI(X) / CPI(X) Melhor opção Aumento de Custo versus Ganho é a melhoria da ULA (letra c) com 5% (Menor custo para um mesmo ganho). 2. (Adaptado de Tanembaum, Cap.5) Compare as máquinas com endereçamentos do tipo registradormemória e registrador para operações aritméticas, escrevendo os códigos para computar a expressão X = (A + B C) / (D E F)para cada máquina. As instruções em linguagem de máquina disponíveis para uso são mostradas na tabela a seguir. Forma de Endereçamento Registrador-Memória Registrador OBSERVAÇÕES: Load R1,M Load R1,M 1. M é um endereço de memória 16 bits Store R1,M Store R1,M 2. Ri é um registrador de 4 bits Add R3,R2,M Add R3,R2,R1 3. Os opcodes possuem 8 bits Sub R3,R2,M Sub R3,R2,R1 4. As instruções devem ter comprimentos Mult R3,R2,M Mult R3,R2,R1 múltiplos de 4 bits Div R3,R2,M Div R3,R2,R1 5. Não há otimizações no código

2 a. (1.5) Escreva o código em linguagem de máquina para o cálculo de X em ambas as arquiteturas. Em seguida determine o número de bytes de instruções buscados na memória e o número de bytes de dados trocados entre a memória e a CPU? Forma de Endereçamento Registrador-Memória Registrador Reg-Mem Reg-Reg LOAD R1, M LOAD R1, M STORE R1, M STORE R1, M ADD R3, R2, M ADD R3, R2, R SUB R3, R2, M SUB R3, R2, R MULT R3, R2, M MULT R3, R2, R DIV R3, R2, M DIV R3, R2, R (A + B C) / (D - E F) ASSEMBLY REG-REG SIGNIFICADO BITS INSTRUÇÃO BITS DADOS 1 LOAD R1,B R1=B LOAD R2,C R2=C LOAD R3, A R3=A MULT R4,R1,R2 R4=(B C) ADD R3,R4,R3 R3=(A + B C) LOAD R1,F R1=F LOAD R2,E R2=E LOAD R5, D R5=D MULT R4,R1,R2 R4=(E F) SUB R5,R5,R4 R5= (D - E F) DIV R3,R3,R4 R3=(A + B C) / (D - E F) STORE R3, X X =(A + B C) / (D - E F) ASSEMBLY REG-MEM SIGNIFICADO LOAD R1,B R1=B MULT R2,R1,C R2=B C ADD R3,A,R2 R3=(A + B C) LOAD R1,E R1=E MULT R2,R1,F R2=E F SUB R4,D,R2 R4=(D - E F) STORE R4,X X=R DIV R3,R3,X R3=(A + B C) / (D - E F) STORE R3, X X =(A + B C) / (D - E F) b. (1.0) Compare (vantagens x desvantagens) as formas de endereçamento consideradas. O número de instruções é menor para a arquitetura REG-MEM (9 contra 12). A abordagem REG-REG é melhor com relação ao número de bytes de dados trafegados entre CPU- Memória em termos de bits (112 contra 144, ou seja, 14 contra 18 bytes), apesar de todas as instruções da arquitetura REG-MEM exigirem comunicação com a memória. O número de bytes de instrução buscados pela CPU na Memória, apesar de próximo, é também menor para a arquitetura REG-MEM (296 contra 272 bits, ou seja, 37 contra 34 bytes) do que para a

3 arquitetura REG-REG. Neste exemplo, não há vantagens no uso de registradores na arquitetura REG-REG para efetuar as operações aritméticas, pois os operandos (A, B, C, D, E, F e X) são diferentes em quase todas as operações (pouco reuso da variável dentro da via de dados). 3. (1.0) O valor MIPS (milhões de instruções por segundo) dá uma ideia de operações por unidade de tempo. Assim, intuitivamente, máquinas mais rápidas possuem MIPS maiores. Entretanto, existem três problemas ao se usar apenas o MIPS para se determinar desempenho de uma arquitetura: O MIPS depende do conjunto de instruções, o que dificulta comparar computadores com diferentes conjuntos de instruções. O MIPS pode variar entre programas no mesmo computador. O MIPS pode variar inversamente com o desempenho. Explique as afirmações anteriores, justificando o porquê do MIPS não poder ser usado como medida exclusiva de desempenho de uma arquitetura. MIPS = million instructions per second MIPS = Número de instruções / Tempo de Execução*10 6 = Taxa_Clock / CPI*10 6 O MIPS depende do conjunto de instruções, o que dificulta comparar computadores com diferentes conjuntos de instruções : O valor MIPS serve apenas de indicativo de desempenho. Se o conjunto de instruções varia, a comparação não é justa porque o tempo para execução de cada uma das instruções nas arquiteturas e o número de instruções associadas a um mesmo código de alto nível pode variar muito. Além disso, existe a dependência entre código gerado (número e tipo de instruções) e compilador. O MIPS pode variar entre programas no mesmo computador : o valor MIPS depende da distribuição das instruções do programa. Em outras palavras, aplicações fortemente baseadas instruções aritméticas terão, em geral, um MIPS muito mais alto do que aplicações fortemente baseadas em leitura-escrita na memória. O MIPS pode variar inversamente com o desempenho : (ver exemplo da lista de exercícios). Se as instruções em ponto-flutuante fossem executada por rotinas de software (aritmética inteira), é provável que o desempenho fosse muito pior para o programa, mas com um MIPS muito mais alto (mais instruções simples sendo executadas por segundo). 4. (1.5) A frequência do clock é uma das variáveis utilizadas em projetos de arquiteturas de computadores, em particular, dos processadores. Explique por que a mudança no tempo de ciclo de uma arquitetura não implica, necessariamente, em aumento imediato de desempenho. Pontos que deveriam ser mencionados: (1) a redução do tempo ciclo de clock pode provocar o aumento do número de ciclos necessários para execução de operações, que se forem as mais frequentes, podem alterar o CPI média final; (2) a palavra chave para desempenho é o balanceamento entre as partes que compõem a arquitetura (CPU, barramentos, memória, etc); (3) desbalanceamento entre velocidade de processamento da CPU e da leitura de dados na memória (gargalo de von Neumman). 5. (1.5) O que caracteriza uma arquitetura RISC em termos de conjunto de instruções? Por que costumase dizer que esta abordagem aposta no compilador para gerar um bom desempenho? Use apenas argumentos vistos até esta parte do curso para justificar suas respostas. Pontos que deveriam ser mencionados: RISC: Conjunto reduzido de instruções, modo de endereçamentos simples (em geral, 1 apenas, load-store), operandos em registradores (que são, normalmente, em número elevado), desempenho mais dependente do compilador; Papel fundamental do compilador: como existem menos instruções e menos flexibilidade para endereçamentos, existe uma distância semântica maior entre as linguagens de alto-nível e a linguagem de máquina. Com isso, o compilador deve, em geral: (i) gerar mais instruções para um mesmo código de alto nível (em especial, operações envolvendo a ULA e operandos); (ii) ter que trabalhar com a alocação adequada dos registradores para variáveis dos programas compilados

4 (toda a movimentação de dados CPU memória é feita com load-stores), otimizações dos códigos para melhor desempenho (previsão de desvios, execução especulativa de desvios, etc).

5 Prova 2 Engenharia Elétrica Arquitetura de Computadores Prof. Celso A. Saibel Santos Nome: Data: 1. (6.0) Considere a arquitetura básica de uma CPU monociclo conforme esquema abaixo: 1,6ns S1 S2 1,6ns 0 M U 1 X D 3ns 1,5ns 2ns 0 M U 1 X A 0 M U 1 X C 3ns 0 M U 1 X B Suponha que a seguinte sequência de instruções deve ser executada nesta arquitetura: Endereço Instrução Observações 1000:0000 lw $s1,0($t0) Os registradores $t0-$t7 são numerados de 8 a 15 (temporários) e os de $s0-1000:0004 lw $s2,4($t0) $s7 de 16 a 23 (valores salvos/armazenados). 1000:0008 add $s0,$s1,$s2 O opcode de lw é e o de add é o , com os bits [5-0] (a) (2.0) Acrescente os caminhos de dados e sinais de controle que forem necessários para o funcionamento da instrução j $rd, na qual o endereço do desvio é definido por um registrador rd. Mostre e explique as modificações na arquitetura da CPU anterior. Qual a vantagem/desvantagem de usar essa instrução no lugar da instrução j Label em termos de destino do desvio? (b) (2.0) Suponha que você implementou um programa TOP para a disciplina de Métodos Numéricos que possui instruções MIPS após a compilação, as quais são dividas por tipo da seguinte forma: 3000 loads, 1000 stores, 5000 ULA (tipo R), 500 beq e 500 jumps. Calcule o tempo de execução do programa TOP na arquitetura monociclo MIPS com tempos de componentes similares à anterior (Memórias (leitura/escrita)=3ns, Registradores (leitura/escrita)=1,5 ns, ULA=2ns, somadores=1,6 ns), supondo um relógio (clock) fixo. Supondo que fosse possível trabalhar com um clock variável, de forma que cada classe de instrução anterior tivesse um tempo de execução diferente e apenas dependente dos atrasos no caminho de dados e controle, qual seria o menor tempo de execução possível para o programa TOP. (c) (2.0) Preencha a tabela abaixo com os valores armazenados em PC, saída de S1, S2 e ULA. Indique também as saídas escolhidas em cada um dos Muxes A, B, C e D em cada um dos instantes de execução indicados. Componente t=0ns t=15ns t=20 t=30ns PC 1000: : : :0012 S1 lixo 1000: : :0012 S2 lixo S1 + extensão ([15-0] de lw $s2,4($t0)) << 2 S1 + extensão ([15-0] de lw $s2,4($t0)) << 2 ULA lixo $t0 + 4 $t0 + 4 $s1+$s2 MuxA lixo MuxB lixo X 0 1 MuxC lixo X X 0 MuxD lixo S1 + extensão ([15-0] de add $s0,$s1,$s2) << 2

6 2. (2.0) Controladores por máquinas de estados são geralmente implementados usando lógica combinacional. Controladores implementados por microprogramas usam memórias. Arquiteturas modernas (a partir do 486, por exemplo) utilizam controles híbridos: parte hardwired para execução de instruções simples e parte microcódigo para instruções mais complexas. Discuta sobre os pontos fortes e fracos de cada uma das formas de controle e a possível vantagem de se usar uma abordagem híbrida como ocorre nas máquinas atuais. 3. (2.0) Considere a CPU Multiciclo a seguir. Quais os valores (bits) e ordem cronológica dos sinais LerMem, ULAFonteA, IouD, IREsc, ULAFonteB, PCEsc, FontePC acionados no 1º estado (Estado 0) da máquina de estados do controle da CPU? Considere ULAOp={soma 00; subtração 01; depende de funct (tipo R) 10}. 4. (EXTRA 20% a mais na nota) Considere a implementação esquemática abaixo de um hardware para calcular a divisão entre valores inteiros de 16 bits. Mostre a evolução dos valores armazenados nos registradores Divisor, Quotient e Remainder para a divisão de / (isto é, 1600/40 = 40)

7 Prova 3 Engenharia Elétrica Arquitetura de Computadores Prof. Celso A. Saibel Santos Nome: Data: 1. (1.0) O que caracteriza uma CPU monociclo? E uma multiciclo? E uma pipelined? Monociclo: cada ciclo de clock corresponde ao tempo necessário para execução de 1 única instrução. O tempo de clock é definido pelo tempo requerido para execução da instrução mais lenta do conjunto de instruções. CPI = 1. Multiciclo: a execução das instruções é dividida em estágios, sendo que cada estágio tem duração de 1 período de clock. A execução de uma instrução leva um certo número de ciclos de clock, que depende do número de estágios necessários para sua execução. CPI > 1 (CPI = Frequência_relativa_instrução * ciclos/instrução). O ganho de desempenho se dá pela redução do período do clock, apesar do CPI aumentar com relação à CPU monociclo. Pipelined: a execução das instruções é dividida em estágios, sendo que cada estágio tem duração de 1 período de clock. A execução de uma instrução leva N ciclos de clock, sendo N o número de estágios do pipeline. CPI = N 2. (1.0) Explique como a estratégia de pipeline resulta no aumento do desempenho de uma CPU. 3. (2.0) (Patterson, 6.4, p.455) Identifique todas as dependências de dados existentes no código a seguir. Quais dependências são conflitos (hazards) que podem ser resolvidos com adiantamento? Quais dependências que são conflitos e irão provocar a parada (bolhas) na execução? add $3, $4, $2 add $5, $3, $1 lw $6, 200($3) add $7, $3, $6 4. (1.5) Um esquema para minimizar os efeitos dos conflitos de controle (causados por mudanças no fluxo de controle durante a execução das instruções) é baseado na predição da ocorrência de desvios. Um esquema sofisticado de predição trabalha com a hipótese de que desvios para endereços anteriores sempre se realizam e que desvios para endereços posteriores nunca se realizam. Explique como isso é feito e por que o esquema tem predição tem uma taxa de acerto tão elevada (benchmarks mostraram taxas de acerto da ordem de 90%). 5. (3.0) Considere a representação de uma memória cache conforme esquema abaixo: (A) (D) (C) (B) a. (1.5) Explique o funcionamento da cache, mencionando obrigatoriamente, os componentes (A,B,C e D) indicados no esquema. b. (0.5) Calcule o tamanho dessa cache em bits. c. (1.0) Explique por que essa estrutura apenas se aproveita da localidade temporal.

8 6. (1.5) A técnica de memória virtual permite que a quantidade de memória necessária para a execução de um único processo exceda a quantidade total de memória física disponível. Explique como isso é feito.