Cache. Cache. Direct Mapping Cache. Direct Mapping Cache. Internet. Bus CPU Cache Memória. Cache. Endereço Byte offset

Transcrição

1 -- Internet Bus Memória Fully Associative Direct Mapping Direct Mapping Direct Mapping 7 Endereço Byte offset Hit Tag Endereço Byte offset Index Block offset bits 8 bits bits bits V Tag Valid Tag K entries K entries Mux Hit

2 k -- set associative cache Set Associative bit bits TAGs TAGs TAGs TAGs Tag Idx BA 7 Read Policies on Miss Read Through Write Policies on Hit Write-Through A escrita é feita para a cache e para a memória, em simultâneo. Memória Main memory No Read Through Write-Back O controlador escreve os dados na memória principal só quando necessário. Memória Main memory! Memória fica temporariamente desactualizada. Write Policies on Miss Write Allocate É alocado um bloco da cache para os dados. Pode ser necessário ler bloco da memória principal. Escrita do tipo Write Hit No Write Allocate Escrita é realizada directamente para memória principal. Write-Through with No-Write Allocation Write Hit? No Yes Write policies Write new data to cache block Write-Back with Write Allocation Yes Write Hit? Choose cache block Dirty? No Yes Allocation Write-Back Write Allocate Write-Back : Y N Write-Through : Y N Write new data to memory End Write new data to cache block End No Save cache block to memory

3 -- Politicas de substituição Óptima substituir a página que vai ser menos usada no futuro FIFO (First In First Out) substituir a página mais antiga LRU (Least Recently Used) substituir a página usada menos recentemente MRU (Most Recently Used) substituir a página usada mais recentemente NRU (Not Recently Used) substituir a página não usada mais antiga LFU (Least Frequently Used) substituir a página acedida menos vezes Translation Lookaside Buffer Conjunto de Registos Associativos Page # Frame # Nº típico de entradas no = O é a cache da tabela de páginas Tradução de endereços lineares (A) em endereços físicos. Se Page#(A) existe no, obtem Frame#(A) do. Senão, obtem Frame#(A) da tabela de páginas na memória. Paginação com 8 Inverted Page Table Inverted Page Table page frame P page page page page 7 frame page page page frame Proc page Logical memory Page Table page page P page page page page 7 page page page 7 Physical memory IPT Inverted

4 -- Exemplo: + + A B C A B C + VIPT Virtualmente Indexada e Fisicamente Etiquetada Endereço virtual = = Hit Buffer de escrita Miss Apoia a escrita de dados para a memória memória pequena. completamente associativa. Address From processor tag To processor data Direct-mapped cache (D-M cache) Processor DRAM MRU entry Fully-associative miss-cache LRU entry Write Buffer From Memory Os dados a enviar para a memória são colocados no Buffer de Escrita. A escrita dos elementos do buffer é realizada por ordem de chegada Em cada ciclo, ambas as caches são consultadas. Num Miss, o bloco é lido da memória para a D-M cache e para a Miss-cache.

5 -- Vítima Vítima Address From processor tag To processor data Direct-mapped cache (D-M cache) From Memory Abriga os dados recentemente desalojados (vítimas) da cache principal. memória pequena. completamente associativa. MRU entry Fully-associative victim-cache LRU entry Vítimas da Memória Em cada ciclo, ambas as caches são consultadas. Num Miss, o bloco é lido da memória para a D-M cache. Os blocos substituídos são trocados para a Miss-cache. Hits da VC Vítima Vítimas da VC Ciclo de leitura com cache vítima Memory Hierarchy. A principal é consultada. Se os dados pretendidos forem encontrados, são enviados ao. ciclo de memória termina.. A cache vítima é consultada. Se os dados forem encontrados, são trocados para a cache principal são enviados ao ciclo de memória termina.. É efectuado um acesso à memória principal. Os dados são colocados na cache principal. path Processor Control Registers On-Chip Second Level (SRAM) Main Memory (DRAM) Secondary Storage (Disk) Tertiary Storage (Tape) Se a cache necessitar uma substituição de blocos, os dados antigos são deslocados para a cache vítima. se a cache vítima necessitar uma substituição de blocos, os dados antigos são eliminados ou, no caso de se encontrarem marcados como alterados (dirty), são copiados para a memória principal. Speed (ns): ( ms) Size (bytes): K M G ( s) T níveis de cache Arquitectura exemplo <8>

6 -- Intel Core i Métricas Core D- I- L Core Core D- I- D- I- L L L Memory Core D- I- L Hit Rate (HR): Número de hits / número de acessos Miss Rate (MR): número de misses / número de acessos. MR = -HR Hit time (HT): tempo de resposta da cache num hit. Miss latency (ML) Tempo de resposta do nível de cache/memória seguinte. Miss penalty (MP): Penalização temporal implicada pelo miss MP ML-HT Average memory access time (AMAT): AMAT = HT + MR*MP AMAT Multi-nível MissRate / mapping AMAT = HT + MR *MP MP = HT + MR *MP MP = HT + MR *MP AMAT = HT + MR *(HT + MR *MP ) = HT + MR *(HT + MR *(HT + MR *MP )) = HT + MR *HT + MR * MR *(HT + MR *MP ) = HT + MR *HT + MR *MR *HT + MR *MR *MR *MP Para n níveis de cache + nível de memória: MP n = HT n+ = Latência da memória principal. AMAT n i i HT i MR k k mits.wikispaces.com MissRate / Block Size size (kwords) mits.wikispaces.com