Introdução à Arquitetura de Computadores

Transcrição

1 Introdução à Arquitetura de Computadores 2013/2014 1º Semestre 2º Teste 17 de Janeiro de 2014 Duração: 1h30 - O teste é sem consulta, apenas tem disponível o anexo que lhe deverá ter sido entregue com o teste. Por favor, não escreva nesse anexo e devolva-o no final do teste. - Resolva o teste no próprio enunciado, o espaço reservado para cada pergunta é suficiente para a sua resposta. Tenha em atenção que cada grupo deve ficar em folhas separadas. Utilize as costas das folhas para rascunho. - Identifique todas as folhas que entregar, folhas não identificadas não serão cotadas! - Responda ao teste com calma. Se não sabe responder a uma pergunta, passe à seguinte e volte a ela no fim. I ( ,5 = 5 val.) No seguinte programa em Assembly do P3 considere que a rotina Evento está associada a uma interrupção e que as interrupções estão ativas. SP_INICIAL EQU FDFFh INT_MASK_ADDR EQU FFFAh INT_MASK EQU 0100h... ORIG 0000h JMP Inicio Evento: RORC R1, 1 RTI Inicio: MOV R7, SP_INICIAL MOV SP, R7 MOV R7, INT_MASK MOV M[INT_MASK_ADDR], R7... ADD R0, R0 MOV R1, 8000h Espera: CMP R1, R0 BR.NZ Espera... Número: Nome: 1

2 1. Indique os passos de inicialização que não são mostrados no programa para que a rotina Evento fique associada a uma interrupção. Utilize instruções e/ou pseudo-instruções Assembly do P3. 2. Em que circunstâncias é que a execução do programa sai do ciclo Espera? 3. A instrução CMP R1,R0 é necessária para o correto funcionamento do programa? Justifique. Número: Nome: 2

3 4. A instrução ADD R0,R0 é necessária para o correto funcionamento do programa? Justifique. 5. Considere agora os seguintes valores para os registos do processador P3: R1 R2 R3 R4 R5 R6 R7 PC SP RE 8008h C000h 111Fh 41F0h 125Bh 0000h E102h 02A1h 7D01h 0004h Na execução da instrução ADD M[R1], R0, indique na tabela seguinte qual é a sequência de acessos à memória, especificando o valor do barramento de endereços, do barramento de dados e tipo de acesso (leitura/escrita). - a tabela tem 5 posições, utilize apenas as que achar necessárias; - use notação hexadecimal; - use? para indicar que não tem informação suficiente para determinar um dado valor Endereço Dados Leitura/Escrita Número: Nome: 3

4 II (2 val.) 1. Pretende-se que as seguintes micro-operações se realizem num único ciclo de relógio: R9 RE,!z?CAR 92h Indique na tabela seguinte a codificação de uma micro-instrução que faz com que isso aconteça ou justifique que tal não é possível. NOTA: Preencher com 0, 1 ou X. Use X para os sinais indiferentes M5 SR1 SR2 IAK FM CALU MA MB M2 1 LS MCOND CC LI LF CONST/NA MRB RB WM WR MD MAD RAD Número: Nome: 4

5 III (0,5 + 1, = 6 val.) 1. Considere as seguintes funções de descodificação de três memórias num processador com um endereço com 22 bits (A21 - A0): CS1 - A21 A20 CS2 - A21 A20 A19 CS3 - A21 A20 A19 A18 A17 a) Indique as dimensões das zonas de memória correspondentes. M1 = palavras M2 = palavras M3 = palavras b) Assinale na figura abaixo a localização das três memórias no espaço de endereçamento. Indique também, na figura, o primeiro e último endereço de cada memória (em hexadecimal). 0h Número: Nome: 5

6 2. Considere um sistema de memória virtual paginada com um só nível de tabelas de páginas. O espaço de endereçamento virtual é de 16M palavras. As páginas têm a dimensão de 2k palavras. O espaço de endereçamento físico é constituído por 1M palavras. a) Indique a estrutura do endereço virtual (nome e bits ocupados por cada campo). b) Indique quantas páginas tem o espaço de endereçamento físico. c) Pretende-se aceder ao endereço virtual 014A32h. Indique, em hexadecimal, o índice da tabela de páginas. d) No acesso ao endereço virtual C1312Ah foi lida da tabela de páginas o valor 041h. Indique em hexadecimal o endereço físico acedido. Número: Nome: 6

7 IV (2 + 2 = 4 val.) Um transmissor quer enviar a seguinte sequência de bits de informação: Considere que o transmissor usa comunicação série assíncrona. Indique que características da comunicação precisa saber para poder indicar que bits o transmissor tem que enviar (indique apenas as características necessárias). 2. Considere que a transmissão é realizada usando comunicação série síncrona. Indique os bits enviados pelo transmissor (considere ainda que a flag de início e fim de transmissão é ). Número: Nome: 7

8 V (3 val.) Indique se as seguintes afirmações são verdadeiras ou falsas. (cada pergunta certa +0,5 val.; cada pergunta errada -0,25 valores; o valor mínimo do grupo é 0) Excepto se houver indicação contrária, todas as perguntas são relativas ao caso concreto do processador P3. a) Uma transferência de dados memória/periférico efectuada por interrupção é normalmente mais eficiente que uma transferência efectuada por DMA. b) Num sistema cujo hardware suporte interrupções vectorizadas, o processador tem que varrer os periféricos até identificar o periférico responsável pela interrupção. c) Na comunicação série assíncrona o bit de paridade permite evitar erros na transmissão. d) A Translation Look-Aside Buffer (TLB) está localizada em memória primária. e) Numa cache com determinado tamanho, aumentar apenas o número de vias de associatividade permite tirar maior partido da localidade temporal. f) Nos sistemas de memória, uma cache é sempre colocada entre o processador e a memória principal ficando ligada diretamente a ambos. Número: Nome: 8