Introdução à arquitetura do hardware

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1 Introdução à arquitetura do hardware Descodificação de endereços Núcleo do processador Microprogramação Arquitetura de Computadores Introdução à arquitetura do hardware 1

2 Espaço de endereçamento (com 16 bits) Espaço de endereçamento Processador Unidade de controlo Bus de endereços Bus de controlo Unidadede dados Bus de dados Memória H Periférico 1 Periférico 2 Periférico 3 Memória 2 FFFFH Arquitetura de Computadores Introdução à arquitetura do hardware 2

3 Diagrama de blocos RD WR Bus de endereços Processador Memória Periférico Descodificador de endereços CS1 CS2 Bus de dados Arquitetura de Computadores Introdução à arquitetura do hardware 3

4 Ciclo de bus com chip select Relógio Bus de endereços RD WR Chip select Bus de dados endereço dados Os chip selects são normalmente ativos a zero Os flancos ascendentes dos sinais de RD e WR devem ocorrer dentro do período ativo do chip select. Arquitetura de Computadores Introdução à arquitetura do hardware 4

5 Descodificação de endereços RD Bus de endereços WR Processador Memória Periférico Descodificador de endereços CS1 CS2 Bus de dados Cada dispositivo liga aos bits de menor peso do bus de endereços O descodificador de endereços liga aos bits de maior peso do bus de endereços. Arquitetura de Computadores Introdução à arquitetura do hardware 5

6 Mapa de endereços Supondo um processador de 8 bits com este mapa de endereços: Quantos bits deve ter no mínimo o bus de endereços? 24 Qual o espaço de endereçamento deste mapa de endereços? 16 MB Qual a capacidade da RAM? 2 MB Qual a capacidade da ROM? 8 MB Qual o espaço reservado para periféricos? 4 KB Qual o espaço livre? 6 MB 4 KB Quantos bits de endereço devem ligar a cada módulo de RAM? 20 E à ROM? 23 RAM 0 RAM 1 Periféricos ROM FFFFF FFFFF FFF FFFFFF Arquitetura de Computadores Introdução à arquitetura do hardware 6

7 Geração dos chip selects RAM 0 A20 A21 A22 A23 Decoder 1 para 8 RAM 1 Periféricos 0FFFFF FFFFF FFF A12..A19 ROM FFFFFF Arquitetura de Computadores Introdução à arquitetura do hardware 7

8 Geração dos chip selects A geração do chip select dos GRANDES dispositivos é geralmente simples e feita à medida. A geração do chip select dos dispositivos médios é geralmente feita com descodificadores que dividem o mapa de endereços em bocados iguais. A20 A21 A22 A23 Decoder 1 para 8 A12..A19 RAM 0 RAM 1 Periféricos A geração do chip select dos pequenos dispositivos é geralmente feita por discriminação de um bocado médio (com gates ou com outros descodificadores). Regra geral, não deve haver sobreposições. ROM FFFFF FFFFF FFF FFFFFF Arquitetura de Computadores Introdução à arquitetura do hardware 8

9 Descodificação com PROM Neste caso é possível programar os endereços em módulos de 4K. A23... A12 PROM (Programmable ROM) Em cada palavra da PROM, só um bit pode estar a 0. RAM 0 RAM 1 Periféricos ROM FFFFF FFFFF FFF FFFFFF Arquitetura de Computadores Introdução à arquitetura do hardware 9

10 Descodificação com PROM A PROM permite gerar tantos chip selects. quantos os bits da sua A12 largura.. A23 Em cada palavra, só pode. haver um bit a 0. Os bits de endereço da PROM ligam aos bits de maior peso do bus de endereços. PROM (Programmable ROM) RAM 0 RAM 1 Periféricos São precisos tantos bits quantos os requeridos pelo dispositivo de endereçamento mais fino (que ocupará apenas uma palavra da PROM). Os dispositivos maiores (RAM, por exemplo) ocuparão várias palavras da PROM com o bit da saída respetiva a 0. Zonas do espaço de endereçamento sem dispositivo têm a palavra respetiva com os bits todos a 1. ROM FFFFF FFFFF FFF FFFFFF Arquitetura de Computadores Introdução à arquitetura do hardware 10

11 Descodificação com PROM Neste exemplo, cada palavra da PROM corresponde a 4 K. A23 endereços do processador. (para bater certo com o A12 requerido pelos periféricos).. Quantas palavras deve ter a PROM? Qual o conteúdo da PROM? PROM (Programmable ROM) 4 K RAM 0 RAM 1 Periféricos ROM FFFFF FFFFF FFF FFFFFF ROM vazio periféricos vazio RAM 1 RAM a FFF 501 a 7FF a 4FF 100 a 1FF 000 a 0FF Mudar o mapa de endereços implica apenas substituir ou reprogramar a PROM (que deve ser EPROM, EEPROM, FLASH, etc). Arquitetura de Computadores Introdução à arquitetura do hardware 11

12 Descodificação mista Isto permite que a PROM seja 8 vezes mais pequena, com menos palavras repetidas. A12 A13 A14 A15... A23 PROM (Programmable ROM) Decoder 1 para 8 RAM 0 RAM 1 Periféricos ROM FFFFF FFFFF FFF FFFFFF Arquitetura de Computadores Introdução à arquitetura do hardware 12

13 Endereçamento de byte e de palavra A memória é vista como um vetor linear : de bytes (8 bits), ou de palavras do processador (N bits) Endereçamento de byte: Permite acesso direto a um byte Complica interface de memória (acesso aos bytes que não sejam o de menor peso de cada palavra) Espaço de endereçamento é menor PC e SP têm de variar de 2 em 2 (processador de 16 bits) ou de 4 em 4 (processador de 32 bits) 00H 01H 02H 03H 04H 00H 04H 08H 0CH 10H Endereçamento de palavra Endereçamento de byte ( P de 32 bits) Arquitetura de Computadores Introdução à arquitetura do hardware 13

14 Big-endian vs little-endian Exemplo 03 0F 0A 07 H 03 0F 0A 07 H 00H H H H H 8 9 A B 08H 8 9 A B 0CH 0CH 10H 10H Big-endian Little-endian Em ambos os casos, os inteiros representam-se com os bits de maior peso à esquerda. A diferença está na ordem pela qual os bytes aparecem. Arquitetura de Computadores Introdução à arquitetura do hardware 14

15 Big-endian vs little-endian Exemplo 03 0F 0A 07 H 03 0F 0A 07 H 00H 04H 08H 0CH 10H A B 00H 04H 08H 0CH 10H A 3 7 B Big-endian Little-endian No big-endian, o byte de maior peso está no byte com menor endereço (isto é, aparece primeiro quando se vai incrementando os endereços). No little-endian, é o byte de menor peso que aparece primeiro. Arquitetura de Computadores Introdução à arquitetura do hardware 15

16 Big-endian vs little-endian Exemplo 03 0F 0A 07 H 03 0F 0A 07 H 00H H H H H 8 9 A B 08H 8 9 A B 0CH 0CH 10H 10H Big-endian Little-endian Esta distinção só é importante: Ao aceder aos bytes individuais de uma palavra; Ao trocar dados entre computadores. Arquitetura de Computadores Introdução à arquitetura do hardware 16

17 Acessos à memória flexíveis Acesso desalinhado (32 bits, endereço 01H) Acessos alinhados em 8, 16 e 32 bits 00H 04H H 8 9 A B 0CH C D E F 10H Alguns processadores suportam: Acessos a bytes e a palavras de 16 bits e 32 bits (potências de 8 bits até à largura da palavra do processador). Cada instrução tem de indicar o tipo de acesso; Acessos desalinhados a palavras, em qualquer endereço, o que pode implicar dois acessos e corte e costura...). Arquitetura de Computadores Introdução à arquitetura do hardware 17

18 Bits de menor peso As memórias são geralmente feitas com chips (circuitos integrados) com largura de 8 bits, por isso são precisos: 2 em paralelo para fazer 16 bits. 4 em paralelo para fazer 32 bits. Os vários chips em paralelo podem ser acedidos simultaneamente em cada acesso, e é o processador que depois individualiza os bytes, se necessário. No endereçamento de byte, os bits de menor peso do bus de endereço não ligam à memória: num processador de 16 bits, A0 num processador de 32 bits, A1 e A0 Endereçamento de palavra 00H 01H 02H 03H 04H Endereçamento de byte ( P de 32 bits) 00H 04H 08H 0CH 10H Arquitetura de Computadores Introdução à arquitetura do hardware 18

19 Ligação de RAMs em paralelo RD Bus de endereços An..A2 An..A2 An..A2 An..A2 WR Processador RAM RAM RAM RAM Descodificador (32 bits) (8 bits) (8 bits) (8 bits) (8 bits) de endereços CS-RAM Bus de dados BS0 BS3 BS3..0 (Byte Select) Indica que bytes são acedidos. Arquitetura de Computadores Introdução à arquitetura do hardware 19

20 Voltemos ao PEPE-8 Objetivo: somar um número com todos os inteiros positivos menores que ele. soma = N + (N-1) + (N-2) soma 0 (inicializa soma com zero) 2. temp N (inicializa temp com N) 3. Se (temp < 0) salta para 8 (se temp for negativo, salta para o fim) 4. Se (temp = 0) salta para 8 (se temp for zero, salta para o fim) 5. soma soma + temp (adiciona temp a soma) 6. temp temp 1 (decrementa temp) 7. Salta para 4 (salta para o passo 4) 8. Salta para 8 (fim do programa) Arquitetura de Computadores Introdução à arquitetura do hardware 20

21 Só uma constante por instrução Decompôr com várias constantes em mais simples, cada uma só com uma constante. Já não há endereços e valores numéricos na mesma instrução). Usa-se um registo auxiliar (A) para guardar valores entre. 0 M[soma] 0 1 M[temp] N 0 A 0 1 M[soma] A 2 A N 3 M[temp] A 2 Se (M[temp] < 0) PC 7 4 (A < 0) : PC 12 3 Se (M[temp] = 0) PC 7 5 (A = 0) : PC 12 4 M[soma] M[soma] + M[temp] 5 M[temp] M[temp] 1 6 A A + M[soma] 7 M[soma] A 8 A M[temp] 9 A A 1 10 M[temp] A 6 PC 3 11 PC 5 7 PC 7 12 PC 12 Arquitetura de Computadores Introdução à arquitetura do hardware 21

22 Que operações são necessárias? Para correr o programa anterior, o hardware tem de suportar as seguintes operações: Operação Escrever uma constante no registo A A 0 Armazenar o registo A na memória Ler uma célula de memória e escrever no registo A Operação com o registo A e uma célula de memória como operandos M[soma] A A M[temp] Exemplo A A + M[soma] Operação com o registo A e uma constante como operandos A A 1 Salto incondicional PC 7 Salto condicional (A = 0) : PC 12 Arquitetura de Computadores Introdução à arquitetura do hardware 22

23 Arquitetura de base endereço de PC Memória de endereço de dados WR Memória de dados SEL_A ESCR_A MUX Registo A 1.º operando 2.º operando SEL_ALU ALU resultado da operação Arquitetura de Computadores Introdução à arquitetura do hardware 23

24 A M[endereço] endereço de PC Memória de endereço de dados WR Memória de dados SEL_A ESCR_A MUX Registo A 1.º operando 2.º operando SEL_ALU ALU resultado da operação Arquitetura de Computadores Introdução à arquitetura do hardware 24

25 M[endereço] A endereço de PC Memória de endereço de dados WR Memória de dados SEL_A ESCR_A MUX Registo A 1.º operando 2.º operando SEL_ALU ALU resultado da operação Arquitetura de Computadores Introdução à arquitetura do hardware 25

26 A A + M[endereço] endereço de PC Memória de endereço de dados WR Memória de dados SEL_A ESCR_A MUX Registo A 2.º operando SEL_ALU ALU resultado da operação Arquitetura de Computadores Introdução à arquitetura do hardware 26

27 A 0??? endereço de PC Memória de endereço de dados WR Memória de dados SEL_A ESCR_A MUX Registo A 1.º operando 2.º operando SEL_ALU ALU resultado da operação Arquitetura de Computadores Introdução à arquitetura do hardware 27

28 A constante endereço de Memória de Memória de dados PC constante WR SEL_B MUX_B SEL_A MUX_A ESCR_A Registo A 1.º operando 2.º operando SEL_ALU ALU resultado da operação Arquitetura de Computadores Introdução à arquitetura do hardware 28

29 A A + constante endereço de Memória de Memória de dados PC constante WR SEL_B MUX_B SEL_A MUX_A ESCR_A Registo A 1.º operando 2.º operando SEL_ALU ALU resultado da operação Arquitetura de Computadores Introdução à arquitetura do hardware 29

30 Salto (PC 7)??? endereço de Memória de Memória de dados PC constante WR SEL_B MUX_B SEL_A MUX_A ESCR_A Registo A 1.º operando 2.º operando SEL_ALU ALU resultado da operação Arquitetura de Computadores Introdução à arquitetura do hardware 30

31 PC constante endereço de Memória de Memória de dados ESCR_PC constante PC WR SEL_B MUX_B SEL_A MUX_A ESCR_A Registo A 1.º operando 2.º operando SEL_ALU ALU resultado da operação Arquitetura de Computadores Introdução à arquitetura do hardware 31

32 (A = 0) : PC constante SEL_PC (2 bits): não salta, salto incondicional, salto condicional (se A = 0 e se A < 0) Memória de Memória de dados endereço de constante PC SEL_PC WR SEL_B MUX_B ESCR_PC SEL_A MUX_A MUX_PC ESCR_A Registo A bit de maior peso º operando 2.º operando SEL_ALU ALU resultado da operação Arquitetura de Computadores Introdução à arquitetura do hardware 32

33 PEPE-8: com todos os sinais de controlo Memória de Memória de dados endereço de PC SEL_PC constante WR SEL_B MUX_B ESCR_PC SEL_A MUX_A MUX_PC ESCR_A Registo A bit de maior peso º operando 2.º operando SEL_ALU ALU resultado da operação Unidade de Controlo Unidade de Dados Processador (PEPE-8), versão preliminar Arquitetura de Computadores Introdução à arquitetura do hardware 33

34 PEPE-8: com opcodes Memória de Memória de dados opcode constante endereço de PC ROM de descodificação constante WR SEL_B MUX_B ESCR_PC MUX_PC SEL_PC SEL_A ESCR_A MUX_A Registo A 1 bit de maior peso º operando 2.º operando SEL_ALU ALU resultado da operação Unidade de Controlo Unidade de Dados Processador (PEPE-8) Arquitetura de Computadores Introdução à arquitetura do hardware 34

35 Linguagem assembly Categoria Transferência de dados Instrução assembly Significado Opcode Descrição em RTL LD valor Load (imediato) 00H A valor LD [endereço] Load (memória) 01H A M[endereço] ST [endereço] Store (memória) 02H M[endereço] A ADD valor Add (imediato) 03H A A + valor Operações aritméticas ADD [endereço] Add (memória) 04H A A + M[endereço] SUB valor Subtract (imediato) 05H A A valor Operações lógicas Saltos SUB [endereço] Subtract (memória) 06H A A M[endereço] AND valor AND (imediato) 07H A A valor AND [endereço] AND (memória) 08H A A M[endereço] OR valor OR (imediato) 09H A A valor OR [endereço] OR (memória) 0AH A A M[endereço] JMP endereço Jump 0BH PC endereço JZ endereço Jump if zero 0CH (A=0) : PC endereço JN endereço Jump if negative 0DH (A<0) : PC endereço Diversos NOP No operation 0EH Arquitectura de Computadores Introdução à arquitectura do hardware 35

36 Instrução LD [endereço] Memória de Memória de dados opcode constante endereço de ROM de descodificação constante PC WR SEL_B MUX_B ESCR_PC MUX_PC SEL_PC SEL_A ESCR_A MUX_A Registo A 1 bit de maior peso º operando 2.º operando SEL_ALU ALU resultado da operação Unidade de Controlo Unidade de Dados Processador (PEPE-8) Arquitetura de Computadores Introdução à arquitetura do hardware 36

37 Instrução ADD valor Memória de Memória de dados opcode constante endereço de ROM de descodificação constante PC WR SEL_B MUX_B ESCR_PC MUX_PC SEL_PC SEL_A ESCR_A MUX_A Registo A 1 bit de maior peso º operando 2.º operando SEL_ALU ALU resultado da operação Unidade de Controlo Unidade de Dados Processador (PEPE-8) Arquitetura de Computadores Introdução à arquitetura do hardware 37

38 Programação em assembly Programa em RTL 0 A 0 1 M[soma] A 2 A N 3 M[temp] A 4 (A < 0) : PC 12 5 (A = 0) : PC 12 6 A A + M[soma] 7 M[soma] A 8 A M[temp] 9 A A 1 10 M[temp] A 11 PC 5 12 PC 12 00H 01H 02H 03H 04H 05H 06H 07H 08H 09H 0AH 0BH 0CH Programa em assembly início: LD 0 ST [soma] LD N ST [temp] JN fim teste: JZ fim ADD [soma] ST [soma] LD [temp] SUB 1 ST [temp] JMP teste fim: JMP fim Arquitectura de Computadores Introdução à arquitectura do hardware 38

39 Agora um processador de 16 bits Já não faz uma instrução por ciclo de relógio Tem um ciclo de ações elementares por cada instrução Núcleo do processador endereços de dados dados endereços de dados Cache de Cache de dados Interface de memória endereços dados/ WR RD Memória principal (dados e ) Processador Arquitetura de Computadores Introdução à arquitetura do hardware 39

40 Ciclo do processador Unidade de controlo PC Banco de registos Busca instrução Descodifica Busca operandos (memória) (registos) Escreve resultado Unidade de Executa processamento de dados CLK Registo de instrução Controlo MPX endereços A B dados Unidade aritmética e lógica (ALU) F dados/instr. Interface de memória Bus end. Bus dados Bus contr. flags MPX Arquitetura de Computadores Introdução à arquitetura do hardware 40

41 Unidade de controlo CLK Registo de instrução Controlo PC flags Exemplo A Banco de registos MPX B Unidade aritmética e lógica (ALU) F MPX endereços MOV [R3], R1 Unidade de processamento RI M[PC] PC de dados PC + 2 R2 R1 M[R3] M[R3] R1 + R1 R2 dados dados/instr. MOV R2, [R3] ADD R1, R2 Interface de memória Bus end. Bus dados Bus contr. Arquitetura de Computadores Introdução à arquitetura do hardware 41

42 Estrutura do processador Registo de Banco de registos ALU MUX PC I-Cache Unidade de Controlo Gerador de constantes Unidade de exceções MUX Interface de memória REM D-Cache MUX NÚCLEO ACESSO À MEMÓRIA Portas tristate INT3 INT2 INT1 INT0 RESET WAIT BGT BRQ BA RD WR Barramento de endereços A15..A0 Barramento de dados D15..D0 Arquitetura de Computadores Introdução à arquitetura do hardware 42

43 Núcleo do processador Registo de I_SAIDA Cache de I_OK Exceções de busca I_BARR_END Para a Unidade de Exceções I_OK_M ESCR_RI REG_C M U X M U X SEL_A REG_A LE_USP ESCR_USP SEL_C PA_A IND_A PA_A BARR_A BARR_B Banco de Registos ENTR_RE IND_B SAIDA_RE LE_USP ESCR_USP SEL_RE PA_C BARR_C ESCR_C IND_C Gerador de constantes M U X SEL_OP_A 16 SEL_RE PA_C ESCR_C SEL_CONST M U X SEL_OP_B ALU BARR_A OP_ALU BARR_B SAZ, EXCESSO SAN, DIV0 SAC, SAV C_RE 1 M U X SEL_BARR_C SAIDA_ALU 5 Para a Unidade de Exceções OP_ALU D_LE D_ESCR Para a Unidade de Exceções D_BA Condições de salto (Z, NZ, N, NN, C, GT, LE, etc) 0 1 REM ESCR_REM D_ENTR D_LE D_ESCR D_BA D_BARR_END Cache de dados D_SAIDA D_OK PC +2 MUX 4 SEL_SALTO M U X Sinais de controlo NUM_EXC EXC_FIM Relógio MAP Unidade de Controlo EXC ESCR_RI Unidade de Exceções Fontes de exceções SALTA_PC Arquitetura de Computadores Introdução à arquitetura do hardware 43

44 Controlo microprogramado Entradas da unidade de controlo Bits de estado (flags) relógio Gerador do próximo endereço Registo de endereço de controlo Endereço da microinstrução microinstrução ROM com microprograma Próximo endereço Saídas para unidade de controlo Saídas para unidade de processamento de dados Arquitetura de Computadores Introdução à arquitetura do hardware 44

45 Controlo e circuito controlado X N ESCR_RA SHR_RA RA RB ESCR_RB DEC_RB nz MICRO_SALTO Z M U X 1 MPC +1 ROM de microcódigo ESCR_RA SHR_RA ESCR_RB DEC_RB MUX Z nz SEL_MICRO_SALTO Deslocar o registo X de N bits Arquitetura de Computadores Introdução à arquitetura do hardware 45

46 X N ESCR_RA SHR_RA RA RB ESCR_RB DEC_RB Micro- MICRO_SALTO nz Z programa M U X 1 MPC +1 ROM de microcódigo ESCR_RA SHR_RA ESCR_RB DEC_RB MUX2 2 SEL_MICRO_SALTO 0 1 Z nz Arquitetura de Computadores Introdução à arquitetura do hardware 46

47 Descodificação da instrução Registo de instrução opcode ROM de mapeamento Entradas da unidade de controlo Bits de estado (flags) Gerador do próximo endereço Endereço da microinstrução relógio Registo de endereço de controlo microinstrução ROM com microprograma Próximo endereço Saídas para unidade de controlo Saídas para unidade de processamento de dados Arquitetura de Computadores Introdução à arquitetura do hardware 47

48 I_SAIDA Cache de PC I_OK Exceções de busca I_BARR_END Para a Unidade de Exceções M U X +2 Registo de I_OK_M ESCR_RI REG_C Unidade de controlo ROM de Mapeamento M U X M U X SEL_A REG_A SEL_C I_OK_M LE_USP ESCR_USP m_bsc PA_A M U X IND_A PA_A BARR_A BARR_B Banco de Registos ENTR_RE IND_B SAIDA_RE LE_USP ESCR_USP SEL_RE Gerador de constantes m_exc1 PA_C BARR_C ESCR_C IND_C MICRO_SALTO M U X 16 M U X SEL_OP_A 16 SEL_RE PA_C ESCR_C SEL_CONST MP C +1 ROM de microcódigo M U X SEL_OP_B 3 ALU BARR_A OP_ALU BARR_B SAZ, EXCESSO SAN, DIV0 SAC, SAV C_RE 1 M U X SEL_BARR_C NUM_EXC SAIDA_ALU 5 Para a Unidade de Exceções 0 1 Sinais de controlo OP_ALU D_LE D_ESCR Para a Unidade de Exceções MUX D_BA Condições de salto (Z, NZ, N, NN, C, GT, LE, etc) 4 REM ESCR_REM SEL_SALTO EXC_FIM D_ENTR D_LE D_ESCR D_BA D_BARR_END Cache de dados D_SAIDA D_OK Relógio Controlo MPC EXC ESCR_RI Unidade de Exceções Unidade de Controlo MAP 0 1 SALTA_MPC MUX SA0 SAN nsa0 SAZ nsaz SEL_MICRO_SALTO SALTA_PC Fontes de exceções Arquitetura de Computadores Introdução à arquitetura do hardware 48

49 Microprogramação Arquitetura de Computadores Introdução à arquitetura do hardware 49