O estudo da arquitectura de computadores efectua-se com recurso à Abstracção

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1 ARQUITECTURA DE COMPUTADORES O estudo da arquitectura de computadores efectua-se com recurso à Abstracção Podemos ver um computador de várias formas. Para um utilizador normalmente o computador é a aplicação Para nós (na disciplina) tem a ver com a arquitectura Programa (Aplicação) Linguagem de Alto nível (HLL) Independente da Máquina Linguagem Assembly Dependente da Máquina Linguagem Máquina ISA- Instruction Set Architecture Abstracção para entender os detalhes internos do processador ISA descreve o funcionamento do processador de um ponto de vista lógico. Especifica como um processador funciona, que instruções executa, quais os modos de endereçamento que são suportados e que tipos de dados são suportados. Por exemplo IA-32, (Arquitectura Intel de 32 bits), tem várias implementações incluindo os processadores Pentium, Celeron e os processadores de Alto desempenho Xeon Alguns exemplos de especificações ISA MIPS SPARC JVM (Java Virtual Machine) Plataforma.Net Microprocessador virtual Na JVM e a plataforma.net, as especificações ISA referem-se a um camada de software. Do ponto de vista funcional é como um processador virtual que implemente um processador JAVA ou.net

2 Máquina CISC Máquina RISC ISA ISA Microprogram* (control) *-Microprogram é um pequeno programa intérprete que transforma instruções complexas em várias instruções simples a serem executadas pelo. Como podem os dados ser acedidos? Ao modo como se especificam os operandos chama-se modos de endereçamento: Registo, quando o operando é armazenado num registo Imediato (ou literal), se o operando é parte da instrução Directo (ou absoluto) Registo indirecto Auto incrementa Auto decremento Deslocamento Indexado Indexado escalado indirecto Indexado escalado indirecto com deslocamento PC relativo

3 Quais as instruções que podem ser executadas? Instruções de transferência de dados, efectuam a transferência de dados de uma posição para outra. Quando existe um espaço separado de I/O, estas instruções também se referem a instruções I/O. Também as instruções de acesso à pilha se incluem nesta categoria. Instruções aritméticas e lógicas inteiras, Operações aritméticas e lógicas Instruções de virgula flutuante, Instruções de deslocamento e rotação, efectuam deslocamento e rotações à esquerda e direita Instruções de manipulação de bits, operam especificamente em determinados bits dos operandos. As instruções normalmente incluem condições de teste (que afectam determinadas flags) Instruções de controlo do fluxo do programa, saltos condicionais/incondicionais Instruções de controlo do sistema, chamadas de rotinas, interrupções, excepções Instruções de Unidades de funções especiais, instruções proprietárias de unidades funcionais Instruções configuráveis, especificas de processadores que permitem a customização de instruções. Ao nível ISA podemos definir dois tipos: CISC - Complex Instruction Set Computer RISC Reduced Instruction Set Computer Linguagem Assembly e linguagem máquina Linguagem de baixo-nível especificada por meio de mnemónicas Linguagem é nativa do processador, por este facto não existe portabilidade A linguagem assembly está na relação de 1:1 com a linguagem máquina Como consequência da linguagem assembly, um programa tende a ser grande mas bastante eficiente Linguagem de alto-nível São fortemente estruturadas Definem estruturas de controlo de fluxo de programa Portabilidade

4 Eficiência/ Desempenho Assembly HLL (Java, C) Flexibilidade/ Complexidade Exemplos IA-32 C inc result result++ mov class_size,45 class_size=45 and mask,128 mask=mask&128 add mask,10 mask=mask+10 Portabilidade do Código Código Fonte (HLL) Compilador Compilador

5 Portabilidade do Código Código Fonte (HLL) ByteCodes/CLI Bytecodes/CLI (Plataforma.NET /JVM) (Plataforma.NET /JVM) A linguagem CLI (Common Language Infrastructure), permite que aplicações escritas em múltiplas linguagens de alto nível possam ser executadas em diferentes ambientes sem ser necessário reescrever o código Portabilidade de aplicações diversas para mesmo/diferente alvos com a mesma plataforma Código Fonte (C#) Código Fonte (C++) ByteCodes/CLI Bytecodes/CLI (Plataforma.NET /JVM) (Plataforma.NET /JVM)

6 BUS Operando A BUS Operando B Controlo & Pipeline REGISTOS PC ID-decode ALU BUS Resultado MMU MMU I-CACHE D-CACHE D A D A MEMÓRIA (PRINCIPAL) CACHES Os processadores RISC introduziram a utilização de memória CACHE embebida no dispositivo (on-chip, L1- Level one or primary) e os associados MMU. A memória cache é normalmente dividida em duas, a cache para as instruções (I-cache) e a cache para os dados (D-cache) A utilização de caches separadas para dados e instruções é para simplificar as situações em que existe a busca da instrução e de acesso à memória no mesmo ciclo. MMU, Efectua a gestão de memória, efectuando a conversão dos endereços lógicos para os endereços físicos.

7 MEMÓRIA (MAIN) CACHE L2 CACHE L1 on-chip CPU Processadores CISC Características Utilizam um complexo e elevado conjunto de instruções, tem a ver principalmente com os modos de endereçamento em que os operandos não são localizados apenas localizados nos registos internos do processador mas também na memória. A utilização de vários modos de endereçamento, faz com que existam instruções com vários tamanhos, número de bytes para especificar a instrução tem de aumentar muito Como consequência, o numero de ciclos para a execução da instrução nem sempre é o mesmo, algumas gasta muitos ciclos de relógio não havendo uniformidade no numero de ciclos, o que acarreta problemas a níveis do funcionamento do processador, na descodificação execução RISC Reduz a complexidade Menos instruções Poucos modos de endereçamento Uniformidade no tamanho da instrução Uniformidade na execução LOAD/STORE Características CISC RISC Quantidade de instruções Muitas (centenas) Poucas (dezenas) Modos de endereçamento Muitos (+10) Poucos (2) Tamanho das instruções Variável (de 1 a vários bytes) Fixo (32bits) Registos internos Poucos (menos de 10) Muitos (várias dezenas) Tempo de execução das instruções Variável (desde 1 a vários c. r.) Fixo (1 Ciclo)

8 Numeros de Operandos A maior parte dos processadores usam 3 endereços. No entanto é possível projectar sistema com 2, 1 ou 0 endereços. Nas máquinas de 3 operandos, as instruções especificam os três operandos. Os processadores RISC usam este tipo de instruções com 3 operandos. add sub mul Instrução dest, src1, src2 dest, src1, src2 dest, src1, src2 Significado O seguinte código em C, A = B + C * D E + F + A É convertida para o seguinte código mult T, C, D ; T=C*D add T, T, B ; T=B+ C*D sub T, T, E ; T=B+ C*D - E add T, T, F ; T=B+ C*D E + F add A, T, A ; T=B+ C*D E + F + A Como se pode ver á excepção da primeira intrução, todas as instruções usam duplicação de operandos, o que representa uma motivação utilizar dois operandos. Nas máquinas de 2 operandos, as instruções especificam os dois operandos. Os processadores IA-32 usam este tipo de instruções com 2 operandos. load add sub mul Instrução dest, src dest, src dest, src dest, src Significado O seguinte código em C, A = B + C * D E + F + A É convertida para o seguinte código load T, C ; T=C mult T, D ; T=C*D add T, B ; T=B+ C*D sub T, E ; T=B+ C*D E

9 add T, F ; T=B+ C*D E + F add A, T ; T=B+ C*D E + A Porque só usamos dois endereços, é utilizada uma instrução de LOAD para carregar o valor de C para um registo temporário T. Se verificarmos todas as instruções usam um operando comum T. O que é uma motivação para máquinas só com um endereço Nas máquinas de 1 operandos, são designadas como máquinas de acumulador as instruções especificam apenas um operador. As operações são efectuadas no operador. Instrução load addr store addr add addr sub addr mult addr O seguinte código em C, Significado A = B + C * D E + F + A É convertida para o seguinte código load C ; Acc=C mult D ; Acc=C*D add B ; Acc=B+ C*D sub E ; Acc=B+ C*D E add F ; Acc=B+ C*D E + F add A ; Acc=B+ C*D E + A store A ; guarda o conteúdo do acumulador em A Nas máquinas de 0 operandos, são designadas como máquinas de pilha (Stack Architecture). As instruções não especificam operandos, estes estão por defeito localizados no topo da pilha, e o resultado das operações fica localizado no topo da pilha push pop add sub mult Instrução addr addr Significado

10 O seguinte código em C, A = B + C * D E + F + A É convertida para o seguinte código Push E ; E Push C ; C, E Push D ; D, C, E Mult ; C*D, E Push B ; B,C*D, E Add ; B+C*D,E Sub ; B+C*D-E Push F ; F, B+C*D-E Add ; F+B+C*D-E Push A ; A, F+B+C*D-E Add ; A+F+B+C*D-E Pop A Resumindo tipo Numero Instruções 3 operandos 5 2 operandos 6 1 operando 7 0 operandos 13 Formato das instruções 3 operandos (23bits) 8 bits 5 bits 5 bits 5 bits opcode Rdest Rsrc1 Rsrc2 2 operandos (18 bits) 8 bits 5 bits 5 bits opcode Rdest Rsrc1 1 operando (13 bits) 8 bits 5 bits opcode Rdest 0 operando (8bits) 8 bits opcode

11 Comparação entre as máquinas 3 operandos: Cada instrução gasta 4 acesso a memória (busca, mais 2 operandos, escreve resultado) 20 acessos a memória Na máquina de 2 operandos, cada instrução gasta também 4 acessos a memória, logo no total 20 (instruções aritméticas) + 3 (instrução load) Na máquina de 1 operando, cada instrução gasta a acessos à memória, como são 7 gera 14 acessos a memória Na máquina de 0 operandos, cada pop e push gastam 2 acessos memória e as aritméticas 1 acesso, o que resulta em 19 acessos a memória Pelo exposto, a máquina de acumulador parece ser a mais eficiente, o que não é verdade pois não estamos a considerar que as máquinas de 3 e de 2 operandos usam registos internos para as suas operações, o que reduz o tempo de execução para 12 e 13 respectivamente. Acronismos ALU CISC CLI IA-32 ISA JVM MIPS MMU RISC SPARC Arithmetic Logic Unit Complex Instruction Set Computer Common Language Interface Intel 32 bits Architecture Instruction Set Architecture Java Virtual Machine Microprocessor without Interlocking Pipeline Stages Memory Management Unit Reduced Instruction Set Computer Scalable Processor ARChitecture