Arquitetura de Um Processador I

Transcrição

1 Arquitetura de Um Processador I José Costa Introdução à Arquitetura de Computadores Departamento de Engenharia Informática (DEI) Instituto Superior Técnico José Costa (DEI/IST) Arquitetura de Um Processador I 1

2 Sumário ormato das Instruções do Processador P3 Circuito de Dados José Costa (DEI/IST) Arquitetura de Um Processador I 2

3 ormato das Instruções do Processador P OPCODE Descrição dos Operandos? W : Operando imediato? José Costa (DEI/IST) Arquitetura de Um Processador I 3

4 Códigos de Operação Mnemónica Código Mnemónica Código Mnemónica Código NOP NEG CMP ENI INC ADD DSI DEC ADDC STC COM SUB CLC PUSH SUBB CMC MPOP UL RET SHR DIV RTI SHL TEST INT SHRA AND RETN SHLA OR ROR XOR ROL MOV RORC MVBH ROLC MVBL XCH JMP JMP.cond CALL CALL.cond BR BR.cond José Costa (DEI/IST) Arquitetura de Um Processador I

5 Modos de Endereçamento M Endereçamento Operação 00 Por registo op = RX 01 Por registo indirecto op = M[RX] 10 Imediato op = W 11 Indexado, directo, relativo ou baseado op = M[RX+W] José Costa (DEI/IST) Arquitetura de Um Processador I

6 Instruções sem Operandos NOP, ENI, DSI, STC, CLC, CMC, RET e RTI X X X INT e RETN X X X ARG José Costa (DEI/IST) Arquitetura de Um Processador I 6

7 Instruções com Um Operando NEG, INC, DEC, COM, PUSH e POP X X X W? M IR1 SHR, SHL, SHRA, SHLA, ROR, ROL, RORC, ROLC X X X W? PAR M IR1 José Costa (DEI/IST) Arquitetura de Um Processador I 7

8 Instruções com Dois Operandos CMP, ADD, ADDC, SUB, SUBB, MUL, DIV, TEST, AND, OR, XOR, MOV, MVBL, MVBH e XCH 1 0 X X X X S IR2 M IR1 W? José Costa (DEI/IST) Arquitetura de Um Processador I 8

9 Instruções de Controlo JMP, JMP.cond, CALL e CALL.cond COND M IR X X X W? Condição Mnemónica Código Zero Z 0000 Não zero NZ 0001 Transporte C 0010 Não transporte NC 0011 Negativo N 0100 Não negativo NN 0101 Excesso O 0110 Não excesso NO 0111 Positivo P 1000 Não positivo NP 1001 Interrupção I 1010 Não interrupção NI 1011 José Costa (DEI/IST) Arquitetura de Um Processador I 9

10 Instruções de Controlo BR e BR.cond COND X X X OSET Condição Mnemónica Código Zero Z 0000 Não zero NZ 0001 Transporte C 0010 Não transporte NC 0011 Negativo N 0100 Não negativo NN 0101 Excesso O 0110 Não excesso NO 0111 Positivo P 1000 Não positivo NP 1001 Interrupção I 1010 Não interrupção NI 1011 José Costa (DEI/IST) Arquitetura de Um Processador I 10

11 Circuito de Dados MA WR SelAD SelB Reset A D Banco de Registos B MB WM MUXA MUXB W Memória Endereço Escrita de dados BUS A M Leitura de dados IN BUS B L R RE Registo de Estado CULA ULA Estado 000h OUT 11 MD MUXD LI CONST RI José Costa (DEI/IST) Arquitetura de Um Processador I 11

12 Banco de Registos Registo Descrição R0 Constante 0 R1 Registo de uso geral R2 Registo de uso geral R3 Registo de uso geral R Registo de uso geral R Registo de uso geral R6 Registo de uso geral R7 Registo de uso geral R8 Registo de uso restrito R9 Registo de uso restrito R10 Registo de uso restrito R11 Operando (SD) R12 Endereço destino (EA) R13 Resultado (RD) R1 Apontador da pilha (SP) R1 Contador programa (PC) José Costa (DEI/IST) Arquitetura de Um Processador I 12

13 Unidade Lógica e Aritmética A B n n Unidade Aritmética Unidade Lógica Unidade de Deslocamento Palavra de Controlo k p q r n n n Sel MUX n Resultado José Costa (DEI/IST) Arquitetura de Um Processador I 13

14 Unidade Lógica e Aritmética S S 3 S 2 S 1 S 0 Operação R A+B soma R A B subtracção R A+B +C soma com bit transporte R A B C subtracção com transporte negado R A 1 decremento R A+1 incremento R A C decremento, se C = R A+C incremento, se C = R A complemento R A B conjunção R A B disjunção R A B disjunção exclusiva R shr A deslocamento lógico à direita R shl A deslocamento lógico à esquerda R shra A deslocamento aritmético à direita R shla A deslocamento aritmético à esquerda R ror A rotação à direita R rol A rotação à esquerda R rorc A rotação à direita com transporte R rolc A rotação à esquerda com transporte R A transferência José Costa (DEI/IST) Arquitetura de Um Processador I 1

15 Registo de Instrução NOP, ENI, DSI, STC, CLC, CMC, RET e RTI X X X X X X INT e RETN NEG, INC, DEC, COM, PUSH e POP X X X W? ARG SHR, SHL, SHRA, SHLA, ROR, ROL, RORC, ROLC PAR M IR X X X W? CMP, ADD, ADDC, SUB, SUBB, MUL, DIV, TEST, AND, OR, XOR, MOV, MVBL, MVBH e XCH S IR2 M IR1 1 0 X X X X W? JMP, JMP.cond, CALL e CALL.cond COND M IR X X X W? X X X BR e BR.cond COND M OSET IR1 José Costa (DEI/IST) Arquitetura de Um Processador I 1

16 Registo de Estado M 3 M 2 M 1 M 0 Z C N O IN R ZR CR NR OR L L 0 1 MUX L 0 1 MUX L 0 1 MUX M 3 M 2 M 1 M 0 LD LD LD LD LD L L L L L 0 1 MUX E Z C N O z c P OUT José Costa (DEI/IST) Arquitetura de Um Processador I

17 Barramentos de Interligação MA WR SelAD SelB Reset A D Banco de Registos B MB WM MUXA MUXB W Memória Endereço Escrita de dados BUS A M Leitura de dados IN BUS B L R RE Registo de Estado CULA ULA Estado 000h OUT 11 MD MUXD LI CONST RI José Costa (DEI/IST) Arquitetura de Um Processador I 17

18 Controlo do Circuito de Dados MA WR SelAD SelB Reset A D Banco de Registos B MB WM MUXA MUXB W Memória Endereço Escrita de dados BUS A M Leitura de dados IN BUS B L R RE Registo de Estado CULA ULA Estado 000h OUT 11 MD MUXD LI CONST RI José Costa (DEI/IST) Arquitetura de Um Processador I 18

19 Sumário ormato das Instruções do Processador P3 Circuito de Dados José Costa (DEI/IST) Arquitetura de Um Processador I 19

20 Referências Arquitectura de Computadores: dos Sistemas Digitais aos Microprocessadores, G. Arroz, J. Monteiro, A. Oliveira, Secções 10.7, 12.1 José Costa (DEI/IST) Arquitetura de Um Processador I 20

21 Próxima Aula Arquitetura de Um Processador (cont.) José Costa (DEI/IST) Arquitetura de Um Processador I 21