Arquitetura de Computadores

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1 Arquitetura de Computadores 2º Trabalho de Laboratório Unidade de Controlo de Ciclo Único Objectivo: Pretende-se que os alunos compreendam a metodologia usada na síntese, implementação e programação de um computador elementar de Ciclo Único, constituído por uma Unidade de Controlo Hardwired e por uma Unidade de Processamento. O trabalho terá uma duração de 2 semanas. O relatório final será entregue até sexta-feira seguinte à segunda semana de laboratório, ou seja, até dia 17 de Abril, via Fénix, em formato pdf. O trabalho deverá ser preparado (projecto e edição do esquema) fora do horário de laboratório, destinando-se as 3 horas de laboratório à resolução de eventuais problemas e demonstração do trabalho realizado. 1 INTRODUÇÃO Pretende-se projectar um computador elementar de Ciclo Único, constituído por uma Unidade de Controlo Hardwired com instruções de 16 bits, uma Unidade de Processamento de 32 bits e ainda pelos registos, memória e lógica adicional necessárias à sua operação. 2 ARQUITECTURA DO COMPUTADOR DE CICLO ÚNICO O computador de Ciclo Único a projectar, ilustrado na figura 1, utilizará instruções de 16 bits e operará dados de 32 bits. A memória de instruções tem uma dimensão 256x16 bits, ou seja, é constituída por 256 palavras de 16 bits cada. A memória de dados tem uma dimensão 256x32, ou seja, é constituída por 256 palavras de 32 bits. FW Flags Flags StateRegister WE StateBits StateBits UCS: NextPC Unidade de Controlo de Salto AD BC JB PL PC NextPC PCReg: Program Counter UC Unidade de controlo DA DA DATA KNS AA AA A BA BA UA: Unidade de Armazenamento KNS B UP Unidade de processamento PC MA MB Address INST_MEM: Memória de instruções Data_out A B Address Data PL JB BC AD FW AA BA UDI: Unidade de Descodificação de Instruções DA MA Instrução MB KNS FSUF MW MD FSUF FSUF UF: Unidade Funcional D Z C N O Flags(3:0) MW WE DATA_MEM: Memória de dados Data_out AA BA DA MA MB KNS FSUF MW MD MD 1 0 Figura 1 - Arquitectura do computador de ciclo único. 1

2 Deslocamento Lógica Aritmética MEEC Mestrado Integrado em Engenharia Electrótecnica e de Computadores 2.1 Unidade de Processamento A Unidade de Processamento (UP) disponibilizada pelo corpo docente funciona de forma semelhante ao primeiro trabalho de laboratório. No entanto, para além da inclusão de uma memória, a funcionalidade das unidades de armazenamento e funcional foi alterada: a) A Unidade de Armazenamento (UA): 1. Apresenta um total de 16 registos; 2. O registo R0 tem sempre o valor 0; mesmo que se realize uma operação de escrita no registo R0 o valor permanece igual. a. Foi removido o sinal WE e adicionado um sinal (Function select da Unidade de Armazenamento) que selecciona a operação realizada pela UA (ver tabela 1). Tabela 1 - Funcionamento da unidade de Armazenameno (UA). AA / BA A R[AA], B R[BA] AA e BA são sinais com 4 bits, permitindo endereçar um total de 16 registos (R0- R15). O registo R0 tem sempre o valor Não escreve 01 R[DA] DATA 10 R[DA] 0 11 R[DA] R[BA] b) A Unidade Funcional (UF) realiza as operações indicadas na tabela 2. Tabela 2 - Funcionamento da Unidade Funcional (UF). Tipo Operação (mnemónica) Entradas Saídas Operandos FSUF Dados (D) Flags validas ADD A, B 0000 A + B Z N C V ADD+ A, B 0001 A + B + 1 Z N C V SUB- A, B 0010 A B 1 Z N C V SUB A, B 0011 A B Z N C V AND A, B 0100 A (and) B Z N NAND A, B 0101 A (nand) B Z N OR A, B 0110 A (or) B Z N NOR A, B 0111 A (nor) B Z N XOR A, B 1000 A (xor) B Z N XNOR A, B 1001 A (xnor) B Z N SHL B 1010 B(30:0),0 Z N C SHR B ,B(31:1) Z N C SHLA B 1100 B(30:0),0 Z N C V SHRA B 1101 B(31),B(31:1) Z N C V ROL B 1110 B(30:0),B(31) Z N C ROR B 1111 B(0),B(31:1) Z N C Flags: V Overflow; C Carry; N Negative; Z Zero 2

3 2.2 Unidade de Controlo A unidade de controlo (UC) do processador disponibilizado é constituída pelos seguintes blocos: 1. Registo do contador de programa (PCReg), o qual guarda o endereço da instrução a ser executada. 2. Memória de instruções (inst_mem), cuja saída é a instrução correspondente ao endereço indicado pelo PC. 3. Unidade de Descodificação de Instruções (UDI), o qual é responsável por gerar todos os sinais de controlo, de acordo com a instrução a ser executada, nomeadamente: Sinais de controlo da Unidade de Processamento (UP): AA,BA,DA,,MA,MB,Const,FSUF,MW,MD; Sinais de controlo da Unidade de Controlo de Salto (UCS): PL,BC,AD. Sinais de controlo de escrita no registo de estado (StateRegister): FW. A descodificação dos sinais deverá ser feita de acordo com a secção Registo de estado (StateRegister), o qual guarda as últimas flags válidas. O registo de estado apresenta 4 saídas, nomeadamente: StateBits(3:0)={Zero,Negative,Carry,Overflow}. A entrada FW (Flag Write) controla a escrita no registo de estado. Assim, no flanco ascendente do sinal de relógio, o bit de estado StateBit(x) é actualizado com Flag(x) sempre que FW(x)=1. 5. Unidade de Controlo de Salto (UCS), que decide o endereço da próxima instrução a ser executada. Este bloco tem como operandos os seguintes sinais: PC Endereço da instrução que está a ser executada. PL Indica se a instrução a ser executada é de controlo (PL=1) ou de dados (PL=0). BC Indica se o salto é incondicional (BC=00X) ou condicional; no último caso define ainda a condição de salto a partir dos bits de estado, de acordo com a Tabela 3. AD Define o endereço relativo (offset) de salto; no caso da condição de salto ser verdadeira, o endereço da próxima instrução é determinado da seguinte forma: NextPC=PC+AD. StateBits bits de estado, os quais são usados para determinam se a condição de salto é verdadeira. A UCS tem apenas uma saída: NextPC Endereço da instrução que deve ser executada no próximo ciclo de relógio. BR.NZ (branch not zero) BR.N (branch negative) BR.NN (branch not negative) BR.P (branch positive) BR.NP (branch not positive) Tabela 3 Funcionamento esperado da Unidade de Controlo de Salto (UCS) Mnemónica PL BC Condição (bit de estado) NextPC Operação - 0 X - PC + 1 Incrementa o contador de programa BR 1 00X - PC + AD Salto Incondicional BR.Z Z=1 PC + AD Salto condicionado pelo bit de estado Z (branch zero) Z=0 PC + 1 (zero); o salto é efectuado se Z= Z=0 PC + AD Salto condicionado pelo bit de estado Z Z=1 PC + 1 (zero); o salto é efectuado se Z= N=1 PC + AD Salto condicionado pelo bit de estado N N=0 PC + 1 (negative); o salto é efectuado se N= N=0 PC + AD Salto condicionado pelo bit de estado N N=1 PC + 1 (negative); o salto é efectuado se N= Z=0 e N=0 PC + AD Salto condicionado pelos bits de estado N e Z=1 ou N=1 PC + 1 Z; o salto é efectuado se N=0 e Z= Z=1 ou N=1 PC + AD Salto condicionado pelos bits de estado N e Z=0 e N=0 PC + 1 Z; o salto é efectuado se N=1 ou Z=1. O funcionamento do processador é controlado pela sequência de instuções armazenadas em memória. Assim, em cada ciclo de relógio, a UC lê uma instrução da memória e entrega-a à UDI. Esta é responsável por gerar os sinais a aplicar à unidade de processamento e à unidade de controlo. 3

4 3 CONJUNTO DE INSTRUÇÕES MEEC Mestrado Integrado em Engenharia Electrótecnica e de Computadores O conjunto de instruções que se pretende implementar está descrito na tabela 4. Cada instrução é codificada com um conjunto de 16 bits, sendo que os 6 bits mais significativos indicam o código da instrução, e os 10 bits menos significativos indicam os operandos da instrução (ver coluna 2). Tabela 4 - Instruções a implementar Mnemónica Formato da instrução (bits) Descrição Bits de estado I(15:10) I(9:6) I(5:2) I(1:0) a actualizar NOP Opcode - No Operation - ADD Opcode DR SB - R[DR] R[DR] + R[SB] Z,N,C,V SUB Opcode DR SB - R[DR] R[DR] R[SB] Z,N,C,V ADD+ Opcode DR SB - R[DR] R[DR] + R[SB] + 1 Z,N,C,V SUB- Opcode DR SB - R[DR] R[DR] R[SB] 1 Z,N,C,V AND Opcode DR SB - R[DR] R[DR] and R[SB] Z,N NAND Opcode DR SB - R[DR] R[DR] nand R[SB] Z,N OR Opcode DR SB - R[DR] R[DR] or R[SB] Z,N NOR Opcode DR SB - R[DR] R[DR] nor R[SB] Z,N XOR Opcode DR SB - R[DR] R[DR] xor R[SB] Z,N XNOR Opcode DR SB - R[DR] R[DR] xnor R[SB] Z,N SHL Opcode DR SB - R[DR] SHR R[SB] Z,N,C SHR Opcode DR SB - R[DR] SHL R[SB] Z,N,C ROL Opcode DR SB - R[DR] ROL R[SB] Z,N,C ROR Opcode DR SB - R[DR] ROR R[SB] Z,N,C SHLA Opcode DR SB - R[DR] SHRA R[SB] Z,N,C,V SHRA Opcode DR SB - R[DR] SHRA R[SB] Z,N,C,V MOV Por definir R[DR] R[SB] - MOVI Por definir R[DR] Constante Z,N ADDI Por definir R[DR] R[DR] + Constante Z,N,C,V SUBI Por definir R[DR] R[DR] Constante Z,N,C,V LD Por definir R[DR] M[ R[SB] ] - ST Por definir M[R[SB]] R[SA] - BR Opcode AD PC PC + AD - BR.cond Opcode AD PC PC + AD se cond - A notação usada na tabela é a seguinte: o símbolo R[x] representa o valor do registo indicado por x; M[R[x]] denota o conteúdo da memória cujo endereço é dado pelo valor proveniente do registo Rx. Nas instruções com endereçamento imediato e relativo, as constantes KNS e AD estão representadas em complemento para 2. A tabela 5 indica o OpCode a usar para cada dia da semana. 4

5 Tabela 5 - OpCode das instruções por dia da semana. Opcode Mnemónica Segunda Terça Quarta Quinta Sexta NOP ADD SUB ADD SUB AND NAND OR NOR XOR XNOR SHL SHR SHLA SHRA ROL ROR BR BR.Z BR.NZ BR.N BR.NN BR.P BR.NP MOV Por definir MOVI Por definir ADDI Por definir SUBI Por definir LD Por definir ST Por definir 4 PROJECTO Pretende-se com este projecto a implementação das unidades de descodificação de instruções (UDI) e de controlo de salto (UCS) ilustradas na figura 1. Para tal terá de projectar a UC e de seguida criar os respectivos esquemas no XILINX ISE tirando partido da utilização de barramentos e símbolos para construir uma representação hierárquica e facilmente interpretável. Por fim, deverá realizar um conjunto de testes, mínimo mas completo, que deve corresponder à especificação de um conjunto de sinais de entrada e à simulação do circuito implementado para obtenção dos resultados esperados. Divide-se a realização do projecto em duas semanas, de acordo com as especificações que se seguem. 4.1 Proposta de opcodes e formatos de instruções (1ª semana). (2 Val.) Analisando as tabelas 4 e 5, proponha opcodes e formatos para as instruções com as mnemónicas MOVI, ADDI, SUBI, LD e ST (i.e., completa as tabelas 4 e 5). Na escolha dos opcodes e dos formatos de instruções tente maximizar a dimensão das constantes e minimizar a lógica necessária para a descodificação das instruções. Sugestão: responda a esta questão em simultâneo com

6 4.2 Projecto do descodificador de Instruções (1ª Semana) (a) (4 Val.) Para cada operação indicada na tabela 4 represente numa tabela as saídas do descodificador de instruções em função da codificação da instrução, I(15:0). Por exemplo, para os turnos de segunda-feira: Tabela 6 - Exemplo de tabela do descodificador de instruções. OpCode Mnemónica AA BA DA MA MB KNS FSUF MD MW FW PL BC AD NOP X X X 00 X X X X X X X ADD I(9:6) I(5:2) I(9:6) X X X Sempre que os sinais de controlo resultem directamente dos operandos da instrução, indique explicitamente quais os bits da palavra de instrução que indicam o valor do sinal de controlo (ex.: ver sinais AA, BA e DA na operação ADD). Apresente os sinais pela mesma ordem que se encontram na tabela acima. (b) (4 Val.) Projecte e implemente o Descodificador de Instruções usando o mínimo de lógica possível. Considere todos os opcodes não definidos como instruções inválidas. Após projectar a lógica de descodificação, implemente-a no Xilinx ISE e teste o descodificador para todas as instruções indicadas na tabela. Apresente os testes efetuados no relatório. Faça o teste percorrendo todas as instruções pela mesma ordem que estão na tabela 4, e apresentando os sinais de saída pela ordem que se encontram na tabela 6. Para realizar esta alínea pode usar lógica combinatória (descodificador hardwired) ou uma memória (descodificador microprogramado ver secção 7). 4.3 Unidade de Controlo de Salto (2ª Semana) (4 Val.) Projecte e implemente no Xilinx ISE a Unidade de Controlo de Salto (UCS). Tente minimizar a lógica necessária à implementação desta unidade. Teste a Unidade de Controlo de Salto para as operações de salto. Para cada operação considere o caso da condição de salto ser verdadeira e o caso de ser falsa. Apresente os testes efectuados no relatório indicando numa tabela o valor esperado dos sinais de controlo e o valor obtido. Faça o teste percorrendo todos os valore de BC por ordem, e testando um caso em que salta e um caso em que não salta. 4.4 Formato de instruções específicas (2ª Semana) (2 Val.) Indique a codificação da instrução que realiza a operação indicada na seguinte tabela: Turno Instrução (Operação) Segunda-Feira ADD R3,R2 (R3 R3 + R2) Terça-Feira BR.NZ -5 (PC PC -5 se Z=0) Quarta-Feira AND R1,R2 (R1 R1 and R2) Quinta-Feira SHL R6,R1 (R6 SHL R1) Sexta-Feira OR R4,R3 (R4 R4 OR R3) 4.5 Projeto de novas instruções (2ª Semana) (4 Val.) Considere que pretende expandir a arquitectura apresentada de forma a implementar um conjunto de novas instruções (ver tabela abaixo). Proponha (sem implementar no Xilinx ISE): a) Um formato para as instruções e respetivos opcodes. b) Alterações à arquitectura (ao nível do esquema principal) de forma a possibilitar a implementação das novas funcionalidades (ex.: se necessário implementar uma nova operação na unidade funcional, indique apenas as alterações à tabela 2 de forma a possibilitar a nova operação). Explique sucintamente no relatório as alterações. Pode, se achar conveniente, usar tabelas e/ou um esquema. Sempre que possível crie apenas novos sinais na saída do descodificar de instruções, sem especificar a lógica que é necessária para os descodificar. 6

7 c) Proponha alterações à palavra de controlo à saída da unidade de descodificação de forma a controlar a nova arquitectura. Indique o valor dos sinais de controlo que possibilitam a implementação das novas instruções (i.e., expanda a tabela da alínea 4.2 apenas para as novas intruções). Turno Descrição Instrução (Operação) Segunda-Feira Mov To AUX MTA R[DR],R[SB] R[DR] R[SB]; AUX R[DR] Mov from AUX MFA R[DR] R[DR] AUX Terça-Feira ADD if zero ADD.Z R[DR],R[SB] se S(Z)=1 R[DR]R[DR]+R[SB] se S(Z)=0 NOP ADD if not zero ADD.NZ R[DR],R[SB] se S(Z)=0 R[DR]R[DR]+R[SB] se S(Z)=1 NOP Quarta-Feira Shift Word Left SBL R[DR] R[DR] (31:16) R[DR] (15:0), R[DR] (15:0) 0 Shift Word Right SBR R[DR] R[DR] (15:0) R[DR] (31:16), R[DR] (31:16) 0 Quinta-Feira Mov Byte MB R[DR],R[SA] R[DR] (7:0) R[SB], R[DR] (31:8) 0 Mov Half Word MHW R[DR],R[SA] R[DR] (15:0) R[SB], R[DR] (31:16) 0 Sexta-Feira Jump Register J R[SB] PC R[SB] Jump and Link JL R[DR],R[SB] R[DR] PC ; PC R[SB] 5 RELATÓRIO O relatório final será entregue até sexta-feira seguinte à segunda semana de laboratório, ou seja, até dia 17 de Abril, via Fénix, em formato pdf. Entregas fora de prazo devem ser enviadas por correio eletrónico para o docente responsável pelo turno de laboratório dos alunos, que decidirá sobre a penalização na nota. O relatório deverá ser sucinto e legível, em formato A4, tamanho de letra não inferior a 10 pontos, espaçamento simples, e margins não inferiores a 2 cm. A sua dimensão não deve exceder as 10 páginas (excludindo a capa, com penalização de 1 valor por página adicional), mas deverá estar estruturado e conter a informação que se descreve de seguida: Capa Identificação do trabalho e autores. Projecto do descodificador de instruções Formato e opcodes para as instruções MOV, MOVI, NANDI, SUBI, LD, ST Projecto e esquema do descodificador de instruções Simulações que comprovem o funcionamento do descodificador de instruções Projecto da unidade de controlo de salto Projecto e esquema da unidade de controlo de salto Simulações que comprovem o funcionamento da unidade de controlo de salto Resposta às perguntas teóricas Formato das instrução especificada na alínea 4.4 Explicação sucinta, preferencialmente auxiliada de esquema e/ou tabela, que indique como poderia implementar as instruções propostas na alína 4.5 Discussão de resultados Conclusões e comentários aos resultados obtidos na simulação. 6 AVALIAÇÃO A avaliação do trabalho será realizada, ao longo das duas aulas de laboratório, e terá duas componentes, em grupo e individual. A compontente em grupo (75% da nota) é avaliada de acordo com as cotações indicadas no enunciado e com a estrutura e apresentação do relatório. Valoriza-se, em particular: (1) a participação e empenho dos alunos nas aulas; (2) as respostas às questões lançadas pelo docente sobre o projeto apresentado; (3) a originalidade da solução e dos testes realizados; (4) o grau de detalhe da solução; (5) a descrição do processo de síntese e justificação das diferentes opções de projeto; (6) o cumprimento da calendarização do trabalho; (7) a boa estruturação, a escrita sucinta e objetiva e, ainda, a boa apresentação do relatório. A segunda componente de avaliação, de cariz individual, terá um peso de 25% na nota do trabalho de laboratório e será dada pelas respostas aos dois mini-testes, os quais se realizam no início de cada aula de laboratório. 7

8 7 NOTAS SOBRE A UTILIZAÇÃO DAS MEMÓRIAS Caso pretenda realizar a descodificação de instruções por memória (solução microprogramada), deverá utilizar o ficheiro idecoder_mem.vhd fornecido junto com o projeto. O ficheiro originalmente disponibilizado descreve em VHDL uma memória com 64 palavras (6 bits de endereço, correspondentes à dimensão do opcode), em que cada palavra é composta por 16 bits de dados. Para utilizar esta memória deverá editar o seu conteúdo fazendo duplo click no ficheiro dentro do Xilinx ISE. Aparecerá um editor de texto onde poderá definir o conteúdo de memória (tenha sempre atenção para não alterar o formato do ficheiro). Deverá proceder às seguintes alterações: 1. Determinar a dimensão da palavra de dados que será armazenada na memória. 2. Alterar as linhas 33 e 39, de forma a indicar o tamanho da palavra de dados. No ficheiro original assume-se palavras de 16 bits LINHA 33: data_out : out std_logic_vector(15 downto 0) LINHA 39: std_logic_vector(15 downto 0); 3. Preencher as linhas 41 a 46, adicionando mais linhas se necessário, de forma a indicar o conteúdo da memória. O formato do ficheiro é: <posição> => <dados>, onde <posição> é um número (em décimal) que indica a posição de memória e <dados> é um numero (em binário), representado entre aspas, que indica o conteúdo da posição de memória. Por exemplo, a linha 7 => " ", -- bit mais significativo à esquerda indica que o conteúdo da posição de memória 7, M[7], é o número binário Utilize sempre que necessário o sinal -- para escrever comentários. 4. Verificar se o ficheiro após alterações contém algum erro de sintaxe e corrigir se necessário. 5. Criar o símbolo correspondente à nova memória de descodificação. 6. Substituir a lógica de descodificação na UDI pelo bloco de memória (poderá necessitar de lógica residual). Ficheiro: idecoder_mem.vhd, linhas 31-34, : entity idecoder_mem is 32: address : in std_logic_vector(5 downto 0); 33: data_out: out std_logic_vector(15 downto 0) -- indicar a dimensão da palavra de dados 34: end idecoder_mem;... 38: type ram_type is array (0 to 255) of -- indicar o número de posições de memória 39: std_logic_vector(15 downto 0); -- indicar a dimensão da palavra de dados 40: constant InitValue: ram_type := ( 41: 0 => " ", -- posição de memória 0 42: 1 => " ", -- posição de memória 1 43: 2 => " ", : 3 => " ", -- 45: 4 => " ", -- posição 4... adicionar linhas até ao máximo de : others => " " -- outras posições não indicadas anteriormente 47: ); As memórias de dados e instruções do processador serão fornecidas com os ficheiros inst_mem.vhdl e data_mem.vhdl. Estes ficheiros já estão incluídos no projecto disponibilizado pelo corpo docente. Embora neste trabalho não seja necessário alterar o conteúdo destes ficheiros, indica-se nas figuras seguintes o formato dos mesmo. Ficheiro: inst_mem.vhd, linhas 24 a 31 24: constant InitValue: ram_type := ( -- Alterar as proximas linhas para definir a memória de instruções; inserir linhas adicionais se necessário 25: 0 => " ", -- instrução (em binário) na posição 0 (16 bits) 26: 1 => " ", -- instrução na posição 1 27: 2 => " ", : 3 => " ", -- 29: 4 => " ", -- posição 4... acrescentar linhas ate um máximo de : others => " " -- outras instruções... bit mais significativo à esquerda 31: ); -- Fim de edição 8

9 Ficheiro: data_mem.vhd, linhas 27 a 39 27: constant InitValue: ram_type := ( -- Alterar as próximas linhas para definir o conteúdo da memória de dados; inserir mais linhas se necessário 28: 0 => x" ", -- posicao 0... o x antes das aspas indica que 29: 1 => x"2e4a3345", -- o número está representado em hexadecimal 30: 2 => x"a34a4534", -- para indicar um número em binario retirar o x. 31: 3 => x"757a2342", -- nesse caso o número de caracteres devera ser 32 32: 4 => x"b31a3244", -- 33: 5 => x"012a3452", -- 34: 6 => x" ", -- na posição 6 está o número h... 35: 7 => x"3e3a4534", da esquerda para a direita representa-se os algarismos 36: 8 => x"0e4a2364", do mais significativo para o menos significativo 37: 9 => x"03d14545", -- 38: others => x" " -- valor das posições nao indicadas anteriormente, i.e : ); -- Fim de edição 8 BIBLIOGRAFIA [1] N. Horta, Arquitecturas de Computadores, Aulas Teóricas, [2] M. Morris Mano, Charles R. Kime, Logic and Computer Design Fundamentals, 2nd Edition Updated, Prentice- Hall International, [3] G. Arroz, J. Monteiro, A. Oliveira, Arquitectura de Computadores: dos Sistemas Digitais aos Microprocessadores, IST Press, [4] Pedro Tomás e Paulo Lopes, FAQ: Resolução de problemas relacionadas com a ferramenta de suporte aos laboratórios,