ARQUITECTURA DE COMPUTADORES 2º TESTE A

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1 ARQUITECTURA DE COMPUTADORES 2º TESTE A Ano Lectivo: 2006/2007 Data: 2 de Maio de 2007 INFORMAÇÕES GERAIS Duração: 2h00 1. Identifique todas as folhas do enunciado com nome e nº. 2. Mantenha na secretária apenas a sua identificação e uma caneta (azul ou preta). 3. Responda no espaço delimitado a seguir a cada questão. 4. Utilize o verso da página, onde se encontra a pergunta, para rascunho ou para espaço adicional. 5. A não entrega do teste tem o mesmo significado da não comparência ao teste. 1 de 7

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3 [6 Val] Assinale as respostas correctas na tabela apresentada de seguida. Note que na resposta às alíneas de escolha múltipla, uma resposta errada corresponde a uma penalização de ¼ da cotação dessa alínea. (TESTE A) Pergunta Resposta 1 A B C D E 2 A B C D E 3 A B C D E 4 A B C D E 5 A B C D E 6 A B C D E 7 A B C D E 8 A B C D E 1 [0,75 Val] O registo é utilizado para guardar o endereço da microinstrução a ser executada. (A) PC; (B) IR; (C) R8; (D) CAR; (E) R0. 2 [0,75 Val] Na arquitectura apresentada o modo de endereçamento utilizado na aquisição de operandos está codificado nos bits. (A) das microinstruções; (B) do CAR,; (C) das instruções; (D) da Unidade de Armazenamento; (E) do PC. 3 [0,75 Val] No caso de se utilizar uma memória de controlo de 1024 palavras e um CAR de 10 bits, mantendo a dimensão das palavras de controlo, torna-se possível aumentar. (A) o número de instruções descodificadas; (B) o número de registos endereçados; (C) a dimensão dos microprogramas; (D) o número de sinais de controlo; (E) a dimensão dos programas. 4 [0,75 Val] O ciclo completo de execução de uma instrução, cuja operação exista na Unidade Funcional, requer ciclos de relógio. (A) 1; (B) 2; (C) sempre 3; (D) 3 ou mais; (E) mais de 3; 5 [0,75 Val] O aumento do número de registos auxiliares de 1 para 8 conduz a um aumento (A) da palavra de controlo; (B) do registo de instruções; (C) das linhas de selecção da Unidade de Armazenamento; (D) da dimensão dos microprogramas; (E) do número de instruções descodificadas. 6 [0,75 Val] A presente Unidade Funcional pode ser ampliada com mais operações sem que isso envolva uma alteração da palavra de controlo. (A) 0; (B) 1; (C) 13; (D) 17; (E) [0,75 Val] Admita que na arquitectura apresentada a memória de instruções e dados tem um espaço de 1024 palavras reservado só para dados, nesse caso, a dimensão máxima de um programa é de instruções. (A) 15360; (B) 1024; (C) 64512; (D) 0; (E) [0,75 Val] Admitindo que o bloco de extensão de sinal, na arquitectura apresentada, transformava um valor de 6 bits numa representação de 8 bits, qual das seguintes transformações seria a realizada por esse bloco: (A) para ; (B) para ; (C) para ; (D) para ; (E) para ; 3 de 7

4 Considere a arquitectura apresentada no grupo I e responda às seguintes questões de forma sucinta e objectiva. II 1 [3 Val] Considere o seguinte fluxograma ASM, escreva o correspondente microprograma para a arquitectura apresentada. Escolha um endereço numérico para cada uma das microinstruções e utilize as mnemónicas das tabelas para definir o valor de cada sinal de controlo. EX0 IF IF R8 < M[R(SA)] R(DR) < R8-R8 R(DR) < R8 R8 < R8+R(SB) 1 N 0 Conteúdo parcial da memória de controlo: (MICROPROGRAMA) Endereço NA MS MC IL PI PL TD TA TB MB FS MD RW MM MW IF EX0 NXT NXA LDI INP NLP NW PC NW EX0 --- NXT OPC NLI NLP NLP NW --- NW 2 [3 Val] Considere que se pretende implementar uma instrução para determinação do valor máximo e do valor mínimo de um vector. Devendo a instrução substituir as duas primeiras posições do vector pelos valores determinados. Apresente um fluxograma ASM correspondente à sua concretização e determine o limite máximo e mínimo do ganho da solução microprogramada vs programada, isto, em termos de ciclos de relógio. Por simplicidade considere que estão disponíveis 8 registos auxiliares de R8 a R15. MINMAX SA, SB ; SA Endereço da primeira posição do vector SB Número de elementos do vector FLUXOGRAMA ASM 4 de 7

5 III L 5 de 7

6 [6 Val] Considere a arquitectura CISC apresentada e assinale as respostas correctas na tabela apresentada de seguida. Note que na resposta às alíneas de escolha múltipla, uma resposta errada corresponde a uma penalização de ¼ da cotação dessa alínea. (TESTE A) Pergunta Resposta 1 A B C D E 2 A B C D E 3 A B C D E 4 A B C D E 5 A B C D E 6 A B C D E 7 A B C D E 8 A B C D E 1 [0,75 Val] Na arquitectura apresentada o bloco Instruction Decoder gera, para cada instrução,. (A) todos os sinais de controlo para a UC; (B) 1 endereço para o CAR; (C) mais do que um endereço para o CAR; (D) 1 endereço para o SBR (E) todos os sinais de controlo. 2 [0,75 Val] Na arquitectura apresentada o número máximo microsubrotinas em cascata é. (A) 0, não permite microsubrotinas. (B) 1, apenas um nível de microsubrotinas; (C) n, dependendo da dimensão da memória de controlo; (D) n, dependendo da dimensão do STACK; (E) n, dependendo dos registos auxiliares na UA. 3 [0,75 Val] Admitindo que o STACK tem uma dimensão de 1000 palavras. Qual o nº máximo de subrotinas em cascata, se em média por cada chamada a uma subrotina são guardadas 3 registos no stack. (A) 1000; (B) 500; (C) 333; (D) 250; (E) [0,75 Val] Caso exista um pedido de interrupção via INTS e EI esteja activo, este pedido deve ser atendido após. (A) a execução da microinstrução actual; (B) a execução da instrução actual; (C) a aquisição da próxima instrução; (D) após a desactivação do EI ; (E) o incremento do PC. 5 [0,75 Val] Na arquitectura apresentada, a finalidade do registo MSTS é de. (A) apoiar a execução de microprogramas; (B) apoiar a execução de programas; (C) guardar a microinstrução actual; (D) endereçar o STACK; (E) endereçar o micro sequenciador. 6 [0,75 Val] Na arquitectura apresentada, o deslocamento associado a uma instrução de controlo de programa pode assumir valores entre. (A) -2^5 e 2^5-1; (B) -2^15 e 2^15-1; (C) 0 e 2^16-1; (D) 0 e 2^6-1; (E) nenhum dos anteriores; 7 [0,75 Val] Na arquitectura apresentada, a execução completa (aquisição, execução e escrita de resultado) da instrução ADDM M[R(DST)], R(SRC) ; M[R(DST)] < M[R(DST)] + R(SRC) requer ciclos de relógio. (A) 1; (B) 3; (C) 5; (D) 7; (E) nenhum dos anteriores; 8 [0,75 Val] A execução de um instrução CALL obriga ao armazenamento do endereço de retorno no. (A) SBR; (B) STACK; (C) IR; (D) PC; (E) SP; 6 de 7

7 IV 1. [2 Val] Determine, para a arquitectura pipeline da figura, qual o limite do ganho em termos do tempo de execução de instruções tendo com referência o tempo de execução na arquitectura convencional. Considere as seguintes situações: (1) caso não exista nenhum data hazard; (2) caso exista 10% de instruções a provocar data hazards cada um solucionado com a introdução de um nop. Admita que a execução de uma instrução arquitectura pipeline demora no mínimo 10ns (quando não existem data hazards) e que na correspondente solução convencional demora 5ns. 7 de 7