ARQUITECTURA DE COMPUTADORES

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1 Nome: Nº: ARQUITECTURA DE COMPUTADORES Indique o tipo de prova: 1º EXAME (GRUPOS I, II, III, IV, V) 2º TESTE (GRUPOS IV, V, VI) Ano Lectivo: 2012/2013 Data: 1 de Junho de 2013 Duração: 2h30 (Exame) e 1h30 (Teste) INFORMAÇÕES GERAIS Identifique todas as folhas do enunciado com nome e nº. Responda no espaço delimitado a seguir a cada questão. Utilize o verso da página, onde se encontra a pergunta, para rascunho ou para espaço adicional. Pode separar as folhas para facilitar a consulta das figuras. Mantenha na secretária apenas a sua identificação e uma caneta (azul ou preta), não são aceites testes ou exames realizados a lápis. A não entrega do teste tem o mesmo significado da não comparência ao teste. Justifique todas as respostas. 1 de 16

2 I Arquitectura de Ciclo Único FW PL Offset Controlo de Salto Registo PC Memória de Programa Flags F(V,N,Z,C) Registo de estado Bits de estado S(V,N,Z,C) Descodificador de Instruções UC SelA, SelB, SelD, FSUA, MA, MB, MM, FSUF, FW, MW, MD, PL Zero Fill Sel D Sel A Const. MA FSUF Flags DA Unidade de Armazenamento AA A 0 1 MUX A A DATA FSUA B FSUF Unidade Funcional UP BUS de Dados B BA 0 1 MUX B 0 1 MUX D FSUA Sel B Endereço DATA_OUT MB DATA_IN MD MM 0 1 MUX M DATA_IN MW Memória Dados DATA_OUT Tabela I: Micro-operações na UF e UA DA, AA, BA FSUF FSUA Função Cod. Função Flags Cod. Função Cod. R0 00 A N,Z,C,V 000 Não Escreve 00 R1 01 A + B N,Z,C,V 001 R[DA] = 0 01 R2 10 A - B N,Z,C,V 010 R[DA] = DATA 10 R3 11 A + 1 N,Z,C,V 011 R[AA] <> R[BA]* 11 -B N,Z,C,V 100 *swap de registos NOR (A,B) Z 101 NAND (A,B) Z 110 ASL (B) Z,C 111 End. Formatos das Instruções (16 bits): Formato A OpCode DR SA SB Formato B OpCode DR SA Const Formato C OpCode Offset Registos da UC: Flags: PC Registo de 16 bits As flags (V,N,Z,C) são guardadas num registo da UF. FW Enable de escrita das flags no registo de estado Não escreve, 0001 Escreve V, 0010 Escreve C, 0100 Escreve Z, 1000 Escreve N, Etc. Sinais de Controlo para a UC: PL1 PL0 00 Incrementa PC 01 Salto Incondicional 10 Salta se Z (Zero) 11 Salta se N (Negative) Sinais de Controlo para a Memória de Dados: MW (0- Não Escreve ou 1- Escreve) Escrita Síncrona e Leitura Assíncrona Unidade de Armazenamento: Contém 4 registos de 16 bits e implementa as micro-operações descritas por FSUA (Tabela I). Unidade Funcional: Tabela II: Instruções a Implementar OpCode Operação Descrição Bits de Estado 0000 MOV DR, SA R[DR] R[SA] N, Z, C, V 0001 MOVI DR, Const R[DR] Const N, Z, C, V 0010 ADDI DR, SA, Const R[DR] R[SA] + Const N, Z, C, V 0011 SUBI DR, SA, Const R[DR] R[SA] Const N, Z, C, V 0100 NEG DR, SA R[DR] R[SB] N, Z, C, V 0101 ADD DR, SA, SB R[DR] R[SA] + R[SB] N, Z, C, V 0110 SUB DR, SA, SB R[DR] R[SA] R[SB] N, Z, C, V 0111 INC DR, SA R[DR] R[SA] + 1 N, Z, C, V 1000 LD DR, SB R[DR] M[(SB)] não são alterados 1001 ST SA, SB M[(SB)] R[SA] não são alterados 1010 ASL DR, SB R[DR] ASL R[SB] Z, C 1011 NOR DR, SA, SB R[DR] R[SA] NOR R[SB] Z 1100 NAND DR, SA, SB R[DR] R[SA] NAND R[SB] Z 1101 BR Offset (PC) (PC) + Offset não são alterados 1110 BR.Z Offset Z: (PC) (PC) + Offset não são alterados 1111 BR.N Offset N: (PC) (PC) + Offset não são alterados Implementa as micro-operações descritas por FSUF (Tabela I). Tempos de setup e propagação: Unidade Propagação Setup (escrita) UA 30ns 5ns MUX A/B/M/D 5ns - UF 250ns - Zero Fill 2ns - Descodificador 25ns - Controlo de salto 15ns - Memórias 200ns 150ns Registos PC/Status 2ns 1ns 2 de 16

3 Nome: Nº: II Arquitectura de Ciclo Múltiplo FW MS WE Status Register StatusBits S(Z,N,C,V) StatusBits MUX S Flags Flags Flags F(Z,N,C,V) PL IL PL DATA PC: Program counter UC Unidade de controlo PC MEM_DATA IR: Instruction Register IL OPCODE DA AA BA KNS Const. Extensão de sinal TD,DA WE MA TA,AA TA,AA TD,DA WE DATA PC A 0 1 TB,BA TB,BA Unidade de Armazenam. Const. B 0 1 MB UP Unidade de processamento PC 1 0 MM Dimensão da Instrução: (32 bits) Unidade de Armazenamento: 16 registos de uso geral (32 bits) 3 registos auxiliaries (32 bits) para uso ao nível da microprogramação. Registos de Controlo: PC Registo de 32 bits IR Registo de 32 bits NA MS FW PL PL IL IL CL CL 1 0 CAR DA AA BA MC Memória de u-ops (descodificação da u-op e geração dos sinais de controlo) MC MC MS TA TB MA MB FSUF MW MM MD MS TA TB MA MB FSUF MW MM MD TD TD WE WE FSUF FSUF MD A B Unidade Funcional D 0 1 DATA Z C N O Flags(3:0) MW WE Data MEM_DATA MEMÓRIA: Data_out Address Status Register: A escrita é controlada pelo sinal FW tal como no processador de ciclo único: 0000 Não escreve, 0001 Escreve V, 0010 Escreve C, 0100 Escreve Z, 1000 Escreve N, Etc. Sinais de controlo para a UC Sinais de controlo para a UP Program Counter (PC) Jump control (MUX S) Unidade de Armazenamento (UA) Unidade Funcional (UF) PL Operação MS Saída Operação TA/TB Saída A Saída B FSUF Operação 0 NOP 0XXX0 0 CNT 00 R[AA] R[BA] 0000 A 1 LOAD PC 0XXX1 1 JMP 01 AR0 AR A S(Z) JMP.Z 10 AR1 AR A+B Instruction Register (IR) S(N) JMP.N 11 SP SP 0011 A-B IL Operação S(V) JMP.V 0100 A-1 0 NOP not S(Z) JMP.NZ Unidade de Armazenamento (UA) A 1 LOAD IR not S(N) JMP.NN TD WE Registo de destino 0110 not B not S(V) JMP.NV XX A and B Control Address Register (CAR) F(Z) TJ.Z 00 1 R[DA] 1000 A or B CL Operação F(N) TJ.N 01 1 AR A xor B 0 INC CAR F(V) TJ.V 10 1 AR lsl B 1 LOAD CAR not F(Z) TJ.NZ 11 1 SP 1011 lsr B not F(N) TJ.NN 1100 asl B not F(V) TJ.NV 1101 asr B 1110 rol B 1111 ror B Conteúdo da memória de micro-instruções Endereço PL IL MC MS NA TA TB TD WE MA MB FSUF FW MM MW MD 00h (A) h h (A+B) h h (A-B) h h (-A) h h (A+1) h h (A-1) h h (IF) h h (EX) h de 16

4 III Arquitectura Pipeline Instruction Fetch (IF) Decode and Operand Fetch (DOF) Execute / Memory (EX/MEM) Write Back (WB) Leitura assincrona dos registos UNIDADE DE ARMAZENAMENTO (UA) Escrita sincrona nos registos AA BA B A D WR DA MEMÓRIA DE PROGRAMA (INST_MEM) Endereço NextPC Data UNIDADE DE CONTROLO DE SALTO (UCS) PC I REGISTOS: INSTRUCTION FETCH (IF) AA I BA KNS MUX B MB FS SH KNS UNIDADE DE DESCODIFICAÇÃO DE INSTRUÇÕES (UDI) MW MD KNS REGISTOS: DECODE & OPERAND FETCH (DOF) SA SB FS SH A B FS SH Address Data_in MW Result UNIDADE FUNCIONAL (UF) Flags (Z,N,C,V) Data_out MEMÓRIA DE DADOS (DATA_MEM) F REGISTOS: EXECUTE/MEMORY (EX/MEM) MUX D S F PL JB BC AD PL JB BC AD WR DA FW F S Leitura assincrona do registo de estado REGISTO DE ESTADO FW F Escrita sincrona das flags Instruções de dados RTL Assembly Exemplo NOP NOP NOP NOP Move DR SA MOV RD,SA MOV R2,R1 Increment DR SA + 1 INC RD,SA INC R1,R2 Add DR SA + SB ADD RD,SA,SB ADD R2,R3,R4 Subtract DR SA SB SUB RD,SA,SB SUB R0,R1,R2 Decrement DR SA 1 DEC RD,SA DEC R1,R1 AND DR SA & RB AND DR,SA,SB AND R3,R2,R5 OR DR SA RB OR DR,SA,SB OR R3,R2,R5 Exclusive OR DR SA RB XOR DR,SA,SB XOR R3,R2,R5 NOT DR!SA NOT DR,SA NOT R3,R2 Arithmetic Shift Right DR SA >> OP ASR DR,SA,OP ASR R2,R3,31 Arithmetic Shift Left DR SA << OP ASL DR,SA,OP ASL R2,R3,31 Load Immediate DR OP LDI DR,OP LDI R0,10011b Add Immediate DR SA + OP ADI DR,SA,OP ADI R0,R1,7h Load DR M[SA] LD DR,SA LD R2,R5 Store M[SA] SB ST SA,SB ST R5,R2 Instruções de dados RTL Assembler Exemplo Test and Branch on Zero if TR=0 (1) PC PC + AD TBZ TR,AD TBZ R7,-2 Test and Branch on Negative if TR<0 (1) PC PC + AD TBZ TR,AD TBZ R7,-2 Branch on Zero if S(Z)=1 (1) PC PC + AD BZ AD BZ -27 Branch on Non Zero if S(Z)=0 (1) PC PC + AD BNZ AD BNZ 22 Branch on Negative if S(Z)=1 (1) PC PC + AD BN AD BN 143 Branch on Overflow if S(Z)=1 (1) PC PC + AD BV AD BV 2 Jump PC PC + AD JMP AD JMP -4 (1) Else: PC PC +1 4 de 16

5 Nome: Nº: I Arquitectura de Ciclo Único [4 Val] 1) [2 Val] Considere a Unidade Funcional da Arquitectura de Ciclo Único. Admita que as operações aritméticas descritas na tabela e selecionadas por FSUF são implementadas por uma Unidade Aritmética constituída por um somador completo de 16 bits e alguma lógica combinatória adicional para transformar os operandos A e B nas entradas do somador. Minimize a lógica combinatória. A solução com MUXs tem a penalização de 1 Val. 5 de 16

6 2) [1 Val] Descreva como poderia alterar a arquitectura de Ciclo Único para permitir executar operações da Unidade Funcional entre o operando A e dado de memória, mantendo as funcionalidades existentes. 3) [1 Val] Para cada uma das operações indicadas indique se é possível executá-las num único ciclo de relógio. Para os casos possíveis indique o valor dos sinais de controlo que a implementa, para os outros casos indique a limitação ao nível da arquitectura. Sinais de controlo, constante e offset: INSTRUÇÃO SelA SelB SelD FSUA MA MB FSUF FW MM MW MD PL CONST OFFSET R1 - R2 + R3 R2 NOT R1 R3 2 x R2 BR.N 10 6 de 16

7 Nome: Nº: II Arquitectura de Ciclo Múltiplo [4 Val] 4) [2 Val] Considere o fluxograma ASM relativo à implementação do microprograma para a instrução R[DR], se R[SA] > 0 e R[DR]0 se R[SA] <= 0. Determine o número de ciclos de necessários para realizar a operação 8 2 e compare com o número de ciclos necessários para realizar a mesma operação nesta arquitecura sem este microprograma. IF: IR M[PC] PC PC + 1 EX0: CAR Opcode CAR=? POW2: R[DR] 0 POW2b: AR0 R[SA] POW2c: AR0 AR0-1 AR0<0 Bn POW2d: R[DR] R[DR] + R[SA] 7 de 16

8 5) [2 Val] Descreva como deveria alterar o fluxograma ASM da alínea anterior para: (1) retornar R[DR] em vez de 0 se R[SA] < 0; (2) em caso de overflow retornar o valor 0. IF: IR M[PC] PC PC + 1 EX0: CAR Opcode CAR=? POW2: R[DR] 0 POW2b: AR0 R[SA] POW2c: AR0 AR0-1 AR0<0 Bn POW2d: R[DR] R[DR] + R[SA] 8 de 16

9 Nome: Nº: III Arquitectura Pipeline [4 Val] 6) [3 Val] Admitindo que se pretende executar o troço de código da alínea anterior: (a) indique todas as situações correspondentes a conflitos de dados e a conflitos de controlo. (b) Resolva esses conflitos (dados e controlo) por software e determine o limite do ganho de eficiência ao executar o código na Arquitectura Pipeline vs na Arquitectura Convencional, por simplicidade considere que o sinal de relógio do Pipeline é 4 vezes mais rápido que o da Arquitectura Convencional. (c) Determine como se alterariam os resultados se os conflitos de dados fossem resolvidos por forwarding. LDI R2, 8000h LDI R3, 100d LOOP: LD R1, R2 ADD R1, R1, 32 ST R2, R1 INC R2, R2 DEC R3, R3 BR.NZ LOOP FIM: NOP 7) [1 Val] Considere as temporizações indicadas para cada andar do Pipeline, nas quais já estão incluídos os custos de 1ns por cada registo auxiliar necessário à implementação do pipeline. Determine: (a) a frequência máxima do clk (relógio) do pipeline; (b) o limite do ganho de eficiência da Arquitectura Pipeline vs na Arquitectura Convencional. Tempo de propagação dos nos andares do Pipeline 1º Andar 10ns 2º Andar 10ns 3º Andar 15ns 4º Andar 10ns 9 de 16

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11 Nome: Nº: IV Memória Cache [4 Val] [8 Val] Admita a execução da rotina apresentada, numa arquitectura com as seguintes características: (1) cada instrução é codificada em palavras de 32 bits; (2) a Memória Cache tem capacidade de armazenamento de 8 palavras de 32 bits e um tempo de acesso de 1 ns; (3) a Memória Principal tem um tempo de acesso de 10 ns, após uma falha na Cache; (4) Considere que a política de substituição é FIFO, ou seja, corresponde a substituir em primeiro lugar a instrução mais antiga na Cache; (5) Os mapeamentos a considerar são MAP1 (Mapeamento Directo com blocos de 2 palavras) e MAP2 (Mapeamento Directo, com blocos de 1 palavra). 8) [2 Val] [4 Val] Complete a tabela, para os 2 tipos de mapeamento em análise, preenchendo as colunas relativas ao número de falhas (MISS) e número de leituras da Cache (HIT), e determine para cada caso a Hit Rate e o tempo médio de acesso a cada instrução. VarText STR '*** MEEC 2013 ***', FIM_TEXTO ;R2 - Apontador para inicio da "string", ;R3 - Coord. do cursor da Janela de Texto End. End. Binário Código Map 1 Map 2 Hex. N. MISS N. HIT N. MISS N. HIT MOV R2, VarText MOV R3, 010Ah Ciclo: MOV M[IO_CURSOR], R3 7C MOV R1, M[R2] CMP R1, FIM_TEXTO BR.Z FIM MOV M[IO_WRITE], R1 8C INC R INC R MOV M[LEDS], R BR Ciclo 9) [2 Val] [4 Val] Indique qual o conteúdo da Cache, para os 2 mapeamentos, após a 1º execução da instrução: BR CICLO. Mapeamento 1 Mapeamento 2 Índice Etiqueta Instrução Índice Etiqueta Instrução 11 de 16

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13 Nome: Nº: V Assembly [4 Val] [8 Val] Pretende-se desenvolver um programa assembly do P3 para controlo de um sistema de semáforos conforme indicado na figura. Considere o seguinte funcionamento: (1) Semáforos para Automóveis (V0 a V3) RUA B (1.1) Apenas assumem a cor vermelha (0 - parar) ou P1 P1 verde (1 - avançar) (1.2) Os semáforos devem acender seguindo apenas os P0 P0 padrões indicados na tabela que não activem nenhuma V3 V1 passadeira de peões, ou seja, seguindo a sequência V2 Estado 1, Estado 2, Estado 1,. V0 RUA A RUA A (2) Semáforos para Peões (P0 e P1) V0 V2 (2.1) As passadeiras devem ser activados sempre que é recebido um pedido através da pressão do botão de P0 V1 V3 P0 interrupção que lhe está associado (BP0 e BP1, respectivamente, interrupção 0 e 1). P1 P1 (2.2) Depois de atendidos todos os pedidos de atravessamento a configuração dos semáforos deve RUA B regressar à sequência de padrões principal (Estado 1, Estado 2, Estado 1, sem nenhuma passadeira activa). Considere, ainda, que os semáforos do cruzamento são representados pelos leds disponíveis na interface do P3, com a configuração apresentada na figura, e que os estados a considerar são os indicados na tabela. V3 V1 V2 V0 P1 P0 Identificação do Estado V3 V1 V2 V0 P1 P0 Estado Estado Estado 3 (só se BP0) Estado 4 (só se BP1) ) [1 Val] [2 Val] Pretende-se armazenar em memória os padrões de leds correspondentes a cada estado de funcionamento. Para isso complete a seguinte pseudo-instrução (seguindo a ordem da tabela): LedPattern STR H, H, H, H 11) [1 Val] [2 Val] Complete a rotina de interrupção, BP0_INT, e a rotina de inicialização da Tabela de Vectores de Interrupção e da máscara de interrupções. A rotina BP0_INT correspondente ao pedido de atravessamento das passadeiras P0, sabendo que deve apenas armazenar o pedido numa posição de memória identificada por MEM_BP, que será posteriormente acedida pelo rotina ActualizaSemaforos. Os pedidos devem ser armazenados na MEM_BP da seguinte forma, a BP0_INT deve activar o bit 0 e a BP1_INT deve activar o bit 1. BP0_INT: PUSH ; Salvaguarda de contexto MOV R1, ; Leitura da palavra de memória MEM_BP OR R1, ; Escrita do pedido correspondente ao BP0 MOV M[MEM_BP], ; Actualização da posição de memória MEM_BP POP ; Salvaguarda de contexto ; Saída da rotina de interrupção INIT_INT: MOV R1, BP0_INT MOV M[TAB_INT0], R1 MOV R1, ; Programação da TVI para a interrupção correspondente ao BP1 MOV M[TAB_INT1], R1 MOV R1, ; Programação da Máscara de Interrupções MOV M[MASCARA_INT], R1 ; Enable das interrupções RET 13 de 16

14 12) [1 Val] [2 Val] Considere que a configuração dos semáforos deve mudar de 60 em 60 segundos. Para isso, escreva a rotina de interrupção associada ao temporizador e o programa principal que chama a rotina ActualizaSemaforos só quando tiver passado o período de 60s. Considere o Timer do processador P3 cujo período de relógio é de 100ns. TIMER_COUNT EQU FFF6h TIMER_START EQU FFF7h 13) [1 Val] [2 Val] Desenvolva a rotina, ActualizaSemaforos, correspondente à activação dos semáforos. Utilize a constante PLEDS para se referir ao porto de activação dos leds. Esta rotina deve implementar a sequência de padrões principal (Estado1, Estado2, repetindo indefinidamente). A sequência só pode ser interrompida por acção de interrupções associadas aos botões de pressão BPO e BP1, para isso a definição do estado seguinte deve estar dependente do estado actual e do conteúdo da posição de memória MEM_BP (descrita na alínea anterior). Caso exista mais do que um pedido registado em MEM_BP, estes devem ser atendidos na sequência BP1, BP0. 14 de 16

15 Nome: Nº: VI MEM e I/O [4 Val] 14) [4 Val] Assinale as respostas corretas e note que na resposta às alíneas de escolha múltipla, uma resposta errada corresponde a uma penalização de ¼ da cotação dessa alínea. 1. [0, 5 Val] A memória Cache é utilizada para (A) aumentar a memória principal; (B) aumentar a memória virtual (C) reduzir o tempo médio de acesso à memória principal (D) reduzir o tempo médio de acesso ao disco (E) nenhum dos anteriores; 2. [0, 5 Val] A memória Virtual é utilizada para (A) aumentar a memória principal; (B) aumentar a memória Cache (C) reduzir o tempo médio de acesso à memória principal (D) reduzir o tempo médio de acesso ao disco (E) nenhum dos anteriores; 3. [0, 5 Val] Considere um sistema de memória virtual que utiliza páginas de 4 Kbytes organizadas em palavras de 32 bits. No caso de um programa ocupar 100 Mbytes, o número mínimo de tabelas de páginas para o endereçar será: (A) 10; (B) 25; (C) 50; (D) 100; (E) [0, 5 Val] Admitindo que o STACK tem uma dimensão de 1000 palavras. Qual o nº máximo de subrotinas em cascata, se em média por cada chamada a uma subrotina são guardadas 2 registos no stack. (A) 1000; (B) 500; (C) 333; (D) 250; (E) [0, 5 Val] A instrução permite executar correctamente uma interrupção cuja rotina está localizada no endereço indicado por TVI+10H. (TVI Tabela de Vectores de Interrupção): (A) CALL 10H; (B) INT M[TVI+10H]; (C) CALL M[TVI+10H]; (D) INT 10H; (E) JMP M[TVI+10H]. 6. [0, 5 Val] O atendimento de uma interrupção externa é realizado após a conclusão da que está a ser executada: (A) Micro-operação; (B) Micro-instrução; (C) Instrução; (D) Rotina; (E) Microrotina. 7. [0, 5 Val] Um ecran com a resolução de 1024 pixels por 1024 linhas e para imagens de 2 16 cores requer um adaptador com uma memória de video de para armazenar toda a informação associada a uma imagem. (A) 1 Mbyte; (B) 2 Mbytes; (C) 8 Mbytes; (D) 16 Mbytes; (E) 32 Mbytes. 8. [0, 5 Val] Num sistema de DMA, a transferência de dados de um periférico para a memória realiza-se em com a execução de um programa pela, desde que este não tente realizar qualquer acesso à memória. (A) série / Unidade de Processamento; (B) paralelo / CPU; (C) série / Unidade de Controlo; (D) paralelo / Cache; (E) série / Unidade Funcional. 15 de 16

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