Tools. Tools. Tools. Organização. Cronograma. Ferramentas para Síntese Automática de Circuitos Integrados

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1 1 Ferramentas para Síntese Automática de Circuitos Integrados Profs: Ricardo Reis e Marcelo Johann Introdução à disciplina, Metodologias de Projeto e Diagrama Y Organização Súmula Cronograma Página Trabalhos Práticos Conferências da área: DAC, ASP-DAC, DATE, ICCAD, ISPD Cadathlon Objetivos de Projeto Domínios e Ações de Projeto no Diagrama Y Tecnologias de Fabricação Metodologias de Projeto Aula 01 : Slide 1 Aula 01 : Slide 2 Cronograma A long time ago we discovered the first tools Aula 01 : Slide 3 Aula 01 : Slide 4 tools started to get more sophisticated more sophisticated and complex Aula 01 : Slide 5 Aula 01 : Slide 6

2 and then came VLSI CAD tools! Designers use CAD tools to make Chips Aula 01 : Slide 7 Aula 01 : Slide 8 Microelectronics And there is a chain of tools that make tools. g++ STL Math CS CE Programming Algorithms Graph Theory Optimization Math CS g++ STL CE VLSI Design Phy Che Foundry Aula 01 : Slide 9 But why CAD tools??? tools??? Aula 01 : Slide 10 Evolução dos Circuitos Integrados Lei de Moore: capacidade dobra em 18 meses 10 mil vezes nos últimos 20 anos Processadores da Intel: Complexity > xtores Efficiency Effort, + productivity Aula 01 : Slide 11 Aula 01 : Slide 12 2

3 3 Ferramentas de Automação de Projeto Ferramentas de Automação de Projeto Electronic Design Automation (EDA) para síntese automática, verificação,... US$ 3 bi em 1998, US$ 3.9 bi em 2004, US$5 bi em 2008 Problemas: capacidade de fabricação aumenta 58%/ano produtividade aumenta só 21%/ano (1997) Complexidade e Desempenho Aula 01 : Slide 13 Soluções para Projeto: aumentar equipes (+custo e -controle) Systems-on-Chip (SOCs) = Reusabilidade Ferramentas: modelar efeitos elétricos precisamente tratar problemas grandes eficientemente prover metodologia convergente Aula 01 : Slide 14 Time to Market profit Market rising delay loss Market falling time Design Flow Designer makes initial description (ex: VHDL) and uses a methodology, a set of operations using tools to get the circuit: High-Level Synthesis; VHDL to RTL Logic Synthesis: RTL to mapped netlist Physical Synthesis: Placement & Routing Aula 01 : Slide 15 Aula 01 : Slide 16 Aula 01 : Slide 17 Aula 01 : Slide 18

4 4 a b c d e f But why this way? b k e f c h And not this way? g h i j k l g d j a l i Aula 01 : Slide 19 Aula 01 : Slide 20 Because in some dispositions cells to connect are a lot closer Ok. Lets see how many options we have b k e f c h 12! That s g d j a l i for a circuit with only 12 cells!!! Aula 01 : Slide 21 Aula 01 : Slide 22 Solution Space How is this cost function? Aula 01 : Slide 23 Aula 01 : Slide 24

5 5 Algorithms and Data Algorithm Sequence of steps to solve a problem Fundamental area of math and CS theory Algorithms Exact Algorithms Heuristic and Meta-Heuristic Algorithms Randomized Algorithms Data Sctructures The way data is organized is as important as an algorithm in order to efficiently solve a problem Fundamental area of applied CS; Aula 01 : Slide 25 Aula 01 : Slide 26 Objetivos de um Projeto Deve executar a funcionalidade de uma determinada especificação Diagrama Y Gajski propôs em 1983 um diagrama para representar três DOMINIOS de projeto: Fatores a serem otimizados: Geométrico Área - $$$, yield Velocidade - compromisso com área, pode ser restrição Dissipação de potência - confiabilidade, mobilidade, env. Tempo de projeto - custo e tempo para o mercado Testabilidade - altíssimo custo, cada componente Manufacturability - yield, restrições, variabilidade, stats Estrutural Comportamental Aula 01 : Slide 27 Aula 01 : Slide 28 idéia Mais abstração Especificações funcionais módulos de hardware Circuito Real (fabricado) Aula 01 : Slide 29 Aula 01 : Slide 30

6 6 Especificações funcionais C, C++, Hardware C Java Spice VHDL CIF, GDS2 EDIF LEF / DEF módulos de hardware Ações de Projeto Síntese - de nível superior para inferior agregam informação = composição Análise - de nível inferior para superior extraem informação = decomposição Otimização - atuam no mesmo nível Ferramentas de Gerenciamento Base de Dados Visões e Versões Colaboração Interfaces e visualização Aula 01 : Slide 31 Aula 01 : Slide 32 Especificações funcionais 1- síntese módulos de hardware lógica 2- simulação Exemplo de metodologia RTL was written in Verilog and mapped to the standard-cell library with Synopsys Design Compiler. Datapath-style placement of standard cells was carried out using a tiled-region design methodology. Tiled regions allowed for hand-assisted automatic placement of key standard cells in datapath bitslices. This methodology provided a good compromise between design effort and performance. The Avant! Apollo tool suite was used for placement, routing, and clock distribution. 5- fabricação 4- place&route 3- mapeamento Aula 01 : Slide 33 Aula 01 : Slide 34 Tecnologias de Fabricação Personalizáveis por todas as máscaras CPUS, muitos ASICs Personalizáveis por algumas as máscaras Gate arrays Personalizáveis após a fabricação ou programáveis em campo FPGAs Metodologias de Projeto General Purpose Full-custom Semi-custom Standard-Cell Platform-Based Module generators ASIC Aula 01 : Slide 35 Aula 01 : Slide 36

7 7 Especificações funcionais módulos de hardware Identifique uma metodologia que usou ou que encontrou na literatura Aula 01 : Slide 37