Especificação formal de infra-estruturas de Redes-em- Chip visando aplicações baseadas no Padrão H.264/AVC

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1 Especificação formal de infra-estruturas de Redes-em- Chip visando aplicações baseadas no Padrão H.264/AVC Dayanne Rocha 1, Karla D. N. Ramos 1, Claudia M. F. A. Ribeiro 1 Programa de Pós-Graduação em Ciência da Computação, UERN/UFERSA Mossoró, RN - Brasil dayannek@yahoo.com.br, karlaramos@uern.br, claudiaribeiro@uern.br Abstract. This paper proposes a formal specification of the modules of a Network-on-Chip using the Z notation, as a way of providing a qualitative analysis of the interconnection network. The modules offered are specified based on the requirements of real-time applications that use the compression standard H.264/AVC. Resumo. Este trabalho propõe a especificação formal dos módulos de uma Rede-em-Chip, utilizando a notação Z, como forma de prover a análise qualitativa desta rede de interconexão. Os módulos propostos são especificados com base nos requisitos de aplicações de tempo real que utilizam o padrão de compressão H.264/AVC. 1. Introdução A codificação ou compressão de vídeo busca diminuir a quantidade de dados considerados redundantes na representação computacional das informações do vídeo. Logo, este processo é um fator decisivo para a viabilização da TV digital em alta definição (HD ou High Definition), pois reduz os custos de transmissão e de armazenamento. TVs Digitais e set-top boxes suportam codificação e decodificação de vídeo e são exemplos de equipamentos eletrônicos, que não são computadores convencionais, mas que realizam o processamento de informações. Esses equipamentos são chamados sistemas embarcados ou SoCs (Systems on Chip) e integram software e hardware num único chip [MARWEDEL 2006]. Os componentes de um SoC, tradicionalmente, comunicam-se por meio de canais ponto-a-ponto dedicados e canais multipontos compartilhados ou barramento. Porém, o crescimento dos SoCs, tanto em tamanho como em complexidade, inviabiliza o uso de interconexões dedicadas diante das dificuldades envolvidas e da falta de reusabilidade dessa abordagem. Por outro lado, as arquiteturas baseadas em barramento, apesar de oferecerem reusabilidade, apresentam sérias limitações quanto ao consumo de energia e à escalabilidade da largura de banda [GUERRIER E GREINER, 2000], além de não permitir comunicações paralelas. Com o objetivo de reparar as limitações dos modelos de comunicação tradicionais, pesquisadores propuseram uma rede de interconexão alternativa para os componentes de um SoC denominada Rede-em-Chip (em inglês Network-on-Chip). As Redes-em-Chips são aceitas atualmente como a melhor alternativa para resolver problemas de comunicação em SoCs, pois possuem a largura de banda

2 escalável, usam conexões ponto-a-ponto curtas, permitem o paralelismo na comunicação e reusabilidade de seus componentes, entre outras vantagens. Como meio de avaliar se diferentes configurações de Redes-em-Chips propostas atendem determinados requisitos, é comum o uso de análise quantitativa, ou seja, de simulação com linguagens de descrição de hardware, como VHDL e VERILOG. O método quantitativo - em geral - não garante a cobertura do pior caso para todas as configurações de uma Rede-em-Chip. Por outro lado, o método qualitativo, que está baseado no uso de técnicas formais para projeto de hardware [GOOSSENS, 2005], apresenta como principal vantagem a possibilidade de provar a validade dos requisitos essenciais do projeto antes da geração de código e da simulação. Baseando-se na metodologia CADZ [RAMOS, 2007], este trabalho propõe a especificação formal de componentes de uma Rede-em-Chip, com mecanismos que garantam Qualidade de Serviço ou QoS (Quality of Service), utilizando a notação Z [SPIVEY, 1992]. Estes componentes servirão de base para o desenvolvimento de uma infra-estrutura para geração de Redes-em-Chip. Diz-se infra-estrutura, pois não será especificado uma única Rede-em-Chip, mas um conjunto de módulos, como árbitro, buffers, portas de entrada/saída, todos parametrizáveis em função das restrições da aplicação. Os módulos de Rede-em-Chip propostos serão validados por meio de um projeto de desenvolvimento de sistema em chip para TV Digital com compressão de vídeo baseada no padrão H.264/AVC, o padrão adotado pelo Sistema Brasileiro de TV Digital (SBTVD). Este artigo está estruturado da seguinte forma: a seção 2 apresenta trabalhos relacionados a Redes-em-Chip desenvolvidas para o padrão H.264/AVC, bem como ao uso de especificações formais no projeto de Redes-em-Chip; na seção 3 são apresentados os módulos que formarão a infra-estrutura e a seção 4 apresenta a conclusão do artigo. 2. Trabalhos Relacionados O padrão H.264/AVC é o mais novo padrão de codificação de vídeo e foi desenvolvido pelo Joint Video Team ou JVT, grupo formado por especialistas da ITU (International Telecommunication Union) e da ISO (International Organization for Standardization). Um dos módulos do codificador-decodificador (codec) H.264/AVC é o de predição inter-quadros. Neste módulo acontecem a compensação e a estimação de movimento, etapas responsáveis pelo ganho computacional do padrão H.264/AVC em relação aos demais padrões de compressão de vídeo. Na etapa de estimação de movimento, presente apenas no codificador, concentra-se a maior complexidade computacional do padrão H.264/AVC [PURI et al. 2004]. Este aumento de complexidade torna a execução da implementação em software de um codec H.264/AVC extremamente lenta, especialmente quando as resoluções de vídeo são elevadas e quando se deseja tempo real. A intratabilidade do problema via software têm impulsionado equipes de pesquisa e desenvolvimento a buscarem otimizações algorítmicas e a propor novas configurações em hardware para que os requisitos das aplicações sejam atendidos Rede-em-Chip para Aplicação H.264/AVC

3 As Redes-em-Chip se apresentam como uma solução para suportar a diversidade funcional e a estrutura complexa dos Sistemas Embarcados, oferecem como principais vantagens: a escalabilidade, o reuso de componentes e o paralelismo [ZEFERINO 2003]. As Redes-em-Chip dão suporte a aplicações de tempo-real, sistemas multimídia e algoritmos de codificação e decodificação de vídeo [AGARWAL et al. 2009] e permitem que os fluxos de dados gerados por estas aplicações sejam tratados de forma diferenciada, por meio da implementação de classes de serviços. Atualmente, diversos trabalhos propõem configurações de Redes-em-Chip [BOLOTIN 2003; GOOSSENS et al. 2005] e roteadores [SANTO et al. 2004], a fim de alcançar uma arquitetura que garanta menor consumo de energia, maior vazão, tratamento diferenciados de fluxos de dados, entre outros parâmetros de Qualidade de Serviço. [XU et al. 2006] apresentam uma Rede-em-Chip projetada especificamente para decodificadores H.264/AVC HDTV e comparam com uma Rede-em-Chip genérica. Segundo os autores, a Rede-em-Chip projetada para o decodificador consome 39% menos energia que a Rede-em-Chip genérica, assim como, necessita de 69% a menos da capacidade dos canais físicos para alcançar o dobro do desempenho da Redeem-Chip com arquitetura genérica. Agarwal et al. (2008) mapeiam um decodificador Nokia H.264/AVC em uma arquitetura de Rede-em-Chip com topologia em malha 4x3, utilizando o ambiente MLDesigner. Segundo os autores, a arquitetura Rede-em-Chip possibilita uma menor latência na chegada dos pacotes em cada módulo do decodificador Especificação Formal de Redes-em-Chip Alguns trabalhos, como [BOLOTIN, 2003; SANTO et al., 2004] relacionados a Redeem-Chip, validam suas propostas por meio da simulação em linguagem de descrição de hardware VHDL. A linguagem VHDL, assim como VERILOG e SystemC, por serem orientadas à simulação, dependem de uma dada amostra de entrada. Considerando este fator e a dificuldade em representar todo o espaço amostral, a técnica de simulação geralmente não garante a cobertura do pior caso para todas as configurações de uma Rede-em-Chip. Visando a redução de tais riscos, foi proposta a metodologia para projetos de Redes-em-Chip CADZ [RAMOS, 2007], na qual fundamenta-se este artigo. CADZ é baseada na descrição formal de um modelo especificado em um alto nível de abstração na notação Z. Esta metodologia busca identificar possíveis falhas nas fases iniciais do ciclo de projeto, reduzindo os riscos de obter um produto fora das especificações. Em [ROCHA et al. 2010] a representação formal da metodologia CADZ é estendida com operadores de paralelismo e para tal, adota a linguagem de especificação LOTOS (Language of Temporal Ordering Specification) para especificação de requisitos de Qualidade de Serviço em Redes-em-Chips. 3. Especificação Formal da Infra-estrutura de Rede-em-Chip Uma Rede em Chip é caracterizada por sua topologia e por seus mecanismos de comunicação. Estes mecanismos são o chaveamento, roteamento, arbitragem, controle de fluxo e memorização que caracterizam um roteador como mostra a Figura 1.

4 Este artigo propõe a especificação formal na notação Z de alguns módulos, que comporão uma infra-estrutura para criação de uma Rede-em-Chip. Essa infra-estrutura consiste no conjunto de componentes parametrizáveis de acordo com os requisitos de Qualidade de Serviço exigidos por uma aplicação multimídia de tempo real que utiliza a compressão de vídeo H.264/AVC, tais como limite mínimo de largura de banda e prazos de entrega. Figura 1. Roteador e mecanismos de comunicação Definir a configuração ideal de uma Rede-em-Chip para esta aplicação, então, consiste em mapear os requisitos de Qualidade de Serviço exigidos em mecanismos de comunicação capazes de atendê-los. Para tanto, é necessária especificar formalmente, também, a aplicação e descrever quais os parâmetros relacionados, por exemplo, à largura de banda necessária para a comunicação entre os componentes de uma Redeem-Chip e aos requisitos temporais. A especificação formal utiliza a notação Z, que é uma linguagem baseada na teoria dos conjuntos e em princípios básicos da lógica matemática. Este formalismo, padronizado pela norma ISO/IEC 13568:2002, permite iniciar uma especificação em alto nível de abstração e refiná-la gradualmente. Um dos principais elementos da notação Z são os esquemas, que são divididos numa parte destinada à declaração de variáveis e em uma parte predicativa, que contém restrições sobre as varáveis, como mostra a Figura 2. Figura 2. O esquema Z De acordo com [SPIVEY 1992], esquemas são decomposições das especificações em partes menores, pelas quais, é possível ter um sistema definido peça a peça. Ou seja, um esquema permite estruturar e modularizar uma especificação, possibilitando descrever estados, operações, tipos, predicados e teoremas. Logo, os módulos de uma Rede-em-Chip apresentados neste artigo (Figura 1), podem ser especificados por um ou mais esquemas. Assim, também, como os módulos da aplicação H.264/AVC para TVDi. Visto que estas aplicações são de tempo real, ou seja, obedecem a prazos préestabelecidos, seus pacotes devem ser tratados de maneira, que estes prazos não sejam perdidos. Devem, portanto, ser priorizados no momento de disputa por recursos (links ou buffers). Logo, um módulo fundamental numa Rede-em-Chip para garantir tratamento diferenciado ao fluxo gerado por aplicações TVDi é o de arbitragem, mecanismo que resolve colisões de pacotes. A Figura 3 traz a parte predicativa de um esquema em Z que especifica a arbitragem do tipo armazenamento temporário [HWANG, 1993]. Nesta arbitragem,

5 quando dois pacotes disputam um mesmo link de saída, um dos pacotes envolvidos será armazenado temporariamente, enquanto o link de saída está ocupado com o outro pacote. Figura 3. Predicado do esquema de arbitragem por Armazenamento Temporário (FONTE: RAMOS, 2007) Nesta especificação, porém, não existe a preocupação em distinguir fluxos prioritários. Logo, não existe meio de arbitrar qual pacote será armazenado temporariamente. Como meio de prover tratamento diferenciados de tráfego em Rede-em-Chip, [BOLOTIN, 2003] classifica os fluxos de dados em quatro tipos, citados aqui em ordem de prioridade: sinalização, tempo real, leitura/escrita e transferência de bloco de dados. Esta classificação permite, por exemplo, que quando um pacote do tipo tempo real requisite a transmissão em um link em uso por um pacote do tipo leitura/escrita, a transmissão do pacote atual seja preemptada e o pacote de tempo real comece a ser transmitido. A transmissão do pacote com menor prioridade é reiniciada somente depois que todos os pacotes com prioridade maior foram transmitidos. Esse mecanismo é representado pelo módulo de arbitragem por prioridade na Figura 1. Para oferecer diferentes tratamentos para pacotes de uma mesma classe de serviço, [BEREJUCK et al., 2009] propõem o uso da arbitragem Aging ou por idade, que classifica os pacotes de acordo com o tempo de permanência na rede. As classes de serviço vêm sendo implementadas em Redes-em-Chip, como [BOLOTIN, 2004; GOOSSENS, 2005], por meio da técnica de canais virtuais, o que justifica a opção de canais virtuais no módulo de controle de fluxo (Figura 1). Os canais virtuais são eficientes na garantia de Qualidade de Serviço, visto que sem o uso desse mecanismo quando um pacote aloca um canal físico, nenhum outro pacote pode usar este canal até que este seja liberado, mesmo que o pacote aguardando possua prioridade maior. 4. Conclusão O objetivo principal da especificação proposta neste artigo é a análise de propriedades de uma Rede-em-Chip baseada em aplicações H.264/AVC TVDi. Apesar de os módulos propostos ainda estarem sendo especificados, os resultados preliminares fornecem a base de uma infra-estrutura para criação de Redesem-Chip e ainda indicam que a abordagem formal proposta representa um instrumento

6 de auxilio à compreensão dos elementos envolvidos em projetos de Redes-em-Chips. Acredita-se que sua utilização implicará em redução de custos em fase posterior de projeto. Com os trabalhos futuros pretende-se aprimorar as especificações iniciadas, destacando todos os requisitos de QoS exigidos pela aplicação H.264/AVC. Além de aprofundar o estudo de ferramentas, que auxiliem todo o processo de especificação e mapeamento Aplicação/Rede-em-Chip. Referências AGARWAL, A., ISKANDER C., R. SHANKAR. (2009) Survey of Network on Chip (Redes-em-Chip) Architectures & Contributions. Journal of Engineering Computing and Architecture, Volume 3, Issue 1. BEREJUCK, M. D., ZEFERINO, C. A. (2009) Adding Mechanisms for QoS to a Network-on-Chip, In: 22nd Symposium on Integrated Circuits and Systems SBCCI, 2009, pp BOLOTIN, E. (2004), QNoC: QoS architecture and design process for network on chip, Journal of Systems Architecture, 50(2-3), 2004, pp GOOSSENS, K.; DIELISSEN, J.; RADULESCU, A. (2005) Æthereal Network on Chip: Concepts, Architectures, and Implementations. IEEE Design and Test of Computers, 22(5), 2005, pp HWANG, K. (1993), Advanced Computer Architecture: parallelism, scalability, programmability, McGraw-Hill Series in Computer Science. MARWEDEL, P. (2006) Embedded System Design, 1ª edição, Springer. PURI, A.; CHEN, X.; LUTHRA, A. (2004) Video Coding Using the H.264/MPEG-4 AVC Compression Standard. [S.l.]: Elsevier B. V., p. RAMOS, K. D. N. (2007), CADZ: Uma Metodologia de Projeto baseada em Z para Redes-em-Chip, Tese de Doutorado, Programa de Pós-Graduação em Engenharia Elétrica, UFRN, ROCHA, D. K. F., RAMOS, K. D. N., RIBEIRO, C. M. F. A. (2010) Especificação em LOTOS de requisitos de QoS para Redes-em-chip. In Proceedings of XII Workshop Iberchip, February 2010, 121p. SANTO, F. G. M. E., ZEFERINO, C. A., SUSIN, A. A. (2004) Uma Arquitetura de Roteador Parametrizável para a Síntese de Redes-em-Chip. IV Congresso Brasileiro de Computação CBComp, SPIVEY, J. M. (1992) The Z Notation: A Reference Manual, Prentice Hall International, 2nd edition, XU, J.; WOLF, W.; HENKEL, J.; CHAKRADHAR, S. (2006) H.264 HDTV decode using application-specific networks-on-chip, IEEE International Conf on Multimedia and Expo, July 2006, pp ZEFERINO, C. A. (2003) Redes-em-chip: arquiteturas e modelos para avaliação de área e desempenho. 242 f. Tese (Doutorado em Ciência da Computação) Instituto de Informática, UFRGS, Porto Alegre.