6. SÍNTESE: MdE SÍNCRONA COMPLETAMENTE ESPECIFICADA

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1 6. SÍNTESE: MdE SÍNRON OMPLETMENTE ESPEIFI realização de circuitos seqüenciais síncronos consiste em um conjunto de células binárias de memória (Flip-Flops) para armazenar o estado (estado presente) e os circuitos combinacionais para realizar as funções de saída e de transição (próimo estado). Uma forma-padrão para todos os circuitos seqüenciais é a implementação canônica (também chamada de implementação de Huffman- Moore), que consiste diretamente na descrição de estados de um sistema: 'r' equações de próimo estado Y i = δ i (,,, n, y, y,, y r ) 'm' equações de saída Z j = ω j (,,, n, y, y,, y r ) {modelo Mealy} Z j = ω j (y, y,, y r ) {modelo Moore} Esta implementação, como pode ser vista nas figuras dadas abaio, consiste em: um registrador de estado para armazenar o estado atual (y); e um conjunto de circuitos combinacionais para implementar as equações lógicas de saída (Z) e de transição (Y) (ou estado futuro). Y Registrador de estado y Z Y Registrador de estado y Z Relógio Relógio (a) Máquina de Mealy (b) Máquina de Moore É bom lembrar que qualquer sistema seqüencial pode ser implementado utilizando-se de uma máquina de Mealy ou de uma máquina de Moore. Estes sistemas diferem levemente como ilustra a figura acima. máquina de Mealy difere da máquina de Moore apenas na função de saída! 6.. O Procedimento da Síntese e uma maneira geral, o procedimento da síntese para um circuito lógico seqüencial envolve seis passos. Ele se apresenta como sendo o caminho inverso ao procedimento da análise. O procedimento da síntese deve seguir os seguintes passos:. a descrição por palavras do comportamento funcional do sistema digital a ser projetado, obter o diagrama de estado e em seguida a tabela de estado; Página 59

2 . Usar as técnicas de redução de estado para chegar a uma máquina de estado mínima equivalente; 3. Estabelecer uma boa designação de estado e gerar as tabelas de transição e, a partir daí, obter as tabelas de próimo estado para cada um dos elementos de memória (Flip-Flops); 4. Escolher o tipo de Flip-Flop a serem usado e construir os mapas_k para cada uma das equações de ecitação dos Flip-Flops; 5. partir dos mapas_k das ecitações dos Flip-Flops e dos mapas_k das saídas achar as equações lógicas mínimas do circuito; 6. esenhar o diagrama lógico do circuito a partir das equações lógicas correspondentes. Para melhor esclarecer os passos do procedimento da síntese, bem como o da análise, de um circuito lógico seqüencial síncrono, segue os seguintes fluogramas: ircuito Lógico escrição funcional Equações: saída e ecitação iagrama de estado Tabela de estado Usar mapa_k Tabela de estado mínima iagrama de tempo Eqs. próimo estado Boa designação de estado e tabela de transição Tabela de transição Tabela de estado iagrama de estado Escolher Flip-Flop e mapas-k para ecitações e saídas Equações mínimas das ecitações e saídas ircuito Lógico escrição funcional (a) Procedimento da nálise (b) Procedimento da Síntese Página 6

3 No que se refere ao procedimento da síntese, verifica-se que: O primeiro passo daquela seqüência é de natureza totalmente intuitiva, requerendo assim algumas tentativas e uma certa eperiência para eecutá-lo corretamente; Os passos 5 e 6 são bastantes conhecidos das técnicas combinacionais; Os passos, 3 e 4 serão vistos com bastante detalhes mais adiante. Vale ressaltar ainda, que o passo possui uma grande diferenciação, conforme a síntese seja orientada para circuitos lógicos seqüenciais completamente ou incompletamente especificados. 6.. Especificação dos ircuitos Lógicos Seqüenciais onsiderar-se-á alguns eemplos, tanto para máquinas de estado completamente especificadas, como para as não completamente especificadas ircuitos Seqüenciais ompletamente Especificados ircuitos seqüenciais completamente especificados, são aqueles nos quais todos os pares, estado seguinte / saída, são inteiramente definidos. Eemplo de uma MdE completamente especificada. / / / / B / / / OU // / B / \ / / B / B/ B/ B/ 6... ircuitos Seqüenciais Incompletamente Especificadas ircuitos seqüenciais não completamente especificados, são aqueles nos quais pelo menos um dos pares, estado seguinte / saída, possui um dos elementos ou ambos não especificado. Eemplo de uma MdE não completamente especificada. / B \ / / / / B/ B / / / / / / Página 6

4 6.3. Redução de Estado em MdE ompletamente Especificada uando se pretende minimizar o número de estados em um circuito seqüencial completamente especificado, o conceito de equivalência de estado é empregado. EFINIÇÃO: ois estados q i e q j, de um circuito seqüencial completamente especificado, são ditos serem equivalentes ( ) se, para toda e qualquer seqüência de entrada possível, é produzida a mesma seqüência de saída, independentemente de ser q i ou q j o estado de origem. a definição acima tem-se o seguinte teorema: TEOREM: Sejam q l e q k os estados destinos de uma máquina Μ completamente especificada ao ser aplicada uma seqüência de entrada '' quando seus estados de origem eram q i e q j respectivamente. Logo, q i e q j são ditos eqüivalentes, se e somente se, para qualquer seqüência de entrada '' possível, tem-se: Necessidades:. seqüência de saída produzida a partir do estado q i for igual a seqüência de saída produzida a partir do estado q j. Pode-se escrever matematicamente como: ω(,q i ) = ω(,q j ) modelo de Mealy ω(q i ) = ω(q j ) modelo de Moore. Os estados de destino q l e q k serem equivalentes, ou seja: q l = δ(,q i ) δ(,q j ) = q k para qualquer um dos modelos.. Se δ(,q i ) δ(,q j ), então q i q j.. Se q l q k, então eiste pelo menos uma seqüência de entrada tal que as seqüências de saída a partir de q l e q k e, consequentemente a partir de q i e q j, serão diferentes. ois estados equivalentes ( ) respeitam sempre as seguintes propriedades: Simetria: Refleibilidade: B B Transitividade: B e B Basicamente eistem três métodos de determinação de estados equivalentes: o ) INSPEÇÃO; o ) PRTIÇÕES SUESSIVS; 3 o ) TBEL E IMPLIÇÃO. Página 6

5 6.3.. Simplificação de estados através da Inspeção Inspeção não é bem um método para minimizar o número de estados de um circuito seqüencial, ele simplesmente se baseia na verificação da tabela de estado. Se por observação, notar-se que duas linhas de uma dada tabela de estado são eatamente iguais, conclui-se facilmente que estes dois estados são equivalentes, logo uma das linhas (estado) pode ser removida. Eemplo: Por inspeção, ver-se que as linhas do estado 'B' e do estado '' são idênticas, logo o estado 'B' é equivalente ao estado '' (B ). tabela de estado simplificada é obtida eliminando uma das linhas (no caso a linha!). \ B/ / B / / B/ B/ / / \ B/ / B / / B/ B/ Simplificação de estados através das Partições Sucessivas Inicialmente é necessário apresentar o conceito matemático do que vem a ser uma partição. EFINIÇÃO: Seja P k = {,,, q } uma coleção de subconjuntos de S. Um conjunto P k é chamado uma partição de S se e somente se:. U q i = S i=. I = Φ i j i j onde cada subconjunto i é chamado bloco da partição P k. O método da partição consiste na determinação de P k, k=,, e sendo P k composta por blocos, cada um deles contendo um ou mais estados de S. Os estados contidos em cada bloco de P k devem ser 'k' equivalentes, ou seja, equivalentes para qualquer seqüência de comprimento 'k'. O processo para determinação das partições sucessivas envolve os seguintes passos:. primeira partição P é formada, colocando-se o máimo de estados em um mesmo bloco de P, desde que suas saídas sejam iguais, para cada uma das entradas possíveis. ssim os estados pertencentes a um dos blocos de P, são '' equivalentes, ou seja, equivalentes para qualquer seqüência de comprimento ''.. s partições sucessivas, P k para k=, 3,, l, são determinadas mantendo-se um ou mais estados no mesmo bloco de P k, se e somente se seus próimos estados estão contidos em um mesmo bloco de P k-. O processo é interativo. Página 63

6 3. uando se obtiver uma partição P k+ =P k, o proceso pára, isto porque, se as partições se repetirem, os estados de cada bloco da partição P k, que são 'k' equivalentes, serão também 'k+' equivalentes, 'k+' equivalentes, etc,. Então a partição P k é dita uma partição equivalente e os estados contidos em um determinado bloco de P k são equivalentes. Outra possibilidade de encerrar o processo, é quando todos os blocos da partição P k só contiver um único estado, concluindo-se portanto que a tabela de estado já é mínima! Eemplo: Reduzir os estados da tabela dada abaio: \ E/ / B / F/ / / B/ / E / / F / / G H/ G/ H / B/ Para formar a partição P é necessário agrupar em blocos os estados que possuem as mesmas saídas para cada um dos valores das entradas. Observando a tabela ao lado verifica-se que: e estão em um mesmo bloco (saídas =); B e E, pois suas saídas são idênticas (=); da mesma forma e F (com saídas =); G e H também estão em um só bloco (saídas=). onclui-se portanto que P é escrito como: P = {(, ), (B, E), (, F), (G, H)} Para se obter P a partir de P, depois P 3 a partir de P e assim sucessivamente e interativamente, procede-se como se segue: Obtenção de P : aplica-se aos estados de cada bloco de P as entradas possíveis e verifica os próimos estados que podem pertencer ou não aos blocos de P. aso pertençam, aqueles estados se mantêm em P, caso contrário, aqueles estados se dividem em novos bloco em P, como se segue: ( ) ( ) E, B, (, ) (B, E) (, ) ( F, ) (, ) ( H, ) (, F) (G, H) ( G),( H ) (, ) ( G, B) logo P é: P = {(, ), (B, E), (, F), (G), (H)} P segue Obtenção de P 3 : ( E, B) (, ) (, ) (, ) (B, E) (, F) (, ) ( F, ) (, ) logo P 3 é: P 3 = {(, ), (B, E), (, F), (G), (H)} = P pára! onclui-se que os blocos da partição P agrega os estados que são equivalentes entre si, ou sejam:, B E e F; Página 64

7 fazendo: a, b B E, c F, d G e e H, chega-se finalmente a tabela de estado mínima! \ a b/ a/ b a/ c/ c c/ a/ d e/ d/ e c/ b/ Para fiar melhor o método das Partições Sucessivas, visando a redução de estado em circuitos seqüenciais completamente especificados, será feita a redução da tabela de estado dada abaio: Tabela de Estado \ / B/ B H/ / E/ B/ / / E / E/ F F/ G/ G B/ F/ H H/ / Para formar a partição P é necessário agrupar em blocos os estados que possuem as mesmas saídas para cada um dos valores das entradas. Observando a tabela ao lado verifica-se que:, e G (os três com saídas =); Φ (nenhum com saídas =); B,, E e H (os quatro com saídas =); F (o único com saídas =). onclui-se portanto que P é escrito como: P = {(,, G), (B,, E, H), (F)} Obtenção de P : ( ),( E, B) (,, G) ( B, B),( F) (B,, E, H) ( ) ( ) (( H ),[, ],( H )) (( ),[, E],( ) ) ( ),(, G) (, ),( G) ( ),( ),( G) ( B, H ),[, E] ( B, H ),[, E] ( B, H ), (, E) logo P é: P = {(), (B, H), (), (, E), (F), (G)} P segue Obtenção de P 3 : ( H, H ) (B, H) (, ) (, E) (, ) (, E) logo P 3 =P pára! Tabela de Estado (reduzida) \ () a a/ b/ (B,H) b b/ c/ () c d/ b/ (,E) d c/ d/ (F) e e/ f/ (G) f b/ e/ Página 65

8 Simplificação de Estados através da Tabela de Implicação Este método é um pouco mais trabalhoso do que o das Partições Sucessivas, embora seja mais geral e possa ser aplicado, com algumas modificações, às Máquinas de Estado Incompletamente Especificadas. O algoritmo para o método da Tabela de Implicação deve seguir os passos seguintes:. Formar uma tabela triangular, listando na sua diagonal todos os estados do circuito seqüencial a minimizar. tabela resultante deve indicar todas as possíveis combinações entre estados e, cada célula na tabela corresponde a uma interseção de uma linha e uma coluna, representa as características de dois () estados cuja eqüivalência será testada.. Marcar com um 'Χ' as células cujos estados não são equivalentes (são distinguíveis, porque possuem saídas diferentes para uma mesma entrada). 3. Nas células vazias (em branco), escrever os pares de estados que são implicados (atingidos) pelos dois estados, cuja interseção define a célula. Evitar os pares de estados implicados quando estes são os mesmos estados da interseção. Marcar um ponto ' ' na célula quando nenhum par de estados for estabelecido, significando que o par de estados em questão, são equivalentes, pois não eiste restrição alguma que os impeça de o serem! 4. Verificar, a partir do resultado do passo anterior, os pares de estados implicados escritos nas células ainda não marcados, observando se não são ou se são todos equivalentes. aso não sejam todos equivalente, a célula é também riscada. 5. O passo 4 é repetido toda vez que uma célula for riscada, até que nenhuma célula adicional seja riscada. 6. Terminado o passo 5, os estados que definem células que não foram riscadas são estados equivalentes. O eemplo a seguir serve para ilustrar o algoritmo de redução de estado utilizando o método da Tabela de Implicação. Reduzir a tabela de estado: \ Tabela de Estado 3 / / F/ / B / / E/ F/ / / E/ / / B/ / F/ E / F/ E/ / F / / / F/ G G/ G/ / / H B/ / E/ / B Passo : E F G H Página 66

9 B Passo : Χ Χ Χ Χ Χ Χ E Χ Χ Χ F G Χ Χ Χ Χ Χ Χ Χ H Χ Χ -F B- / B Passo 4: -F Χ Χ Χ -F -F -G -F Χ B- -F -F Χ E / Χ Χ B- Χ F Χ Χ B-G -F Χ -G G / -F B- -F Χ Χ H Χ B- Χ Χ -F B Passo 3: B- -F Χ Χ Χ -F -F -G -F -F Χ E Χ Χ B- Χ F Χ Χ B-G -F Χ B- -F Χ Χ -F B- / B- // Χ -G -F G Χ B- -F Χ Χ H B Passo 5: -F Χ Χ Χ -F -F -F Χ E Χ Χ B- Χ F Χ Χ B-G -F Χ -G G / -F B- -F Χ Χ H // // -G -F Χ B- -F / Χ B- // // pós o passo 5, verifica-se que nenhuma célula poderá ser riscada novamente, portanto todos os pares de estados não riscados, bem como aqueles com a marca ' ' nas células, correspondem aos pares de estados equivalentes entre si, que são: F, B, B H e H; como é satisfeita a propriedade da transitividade, tem-se: B H. Para se construir a nova tabela de estado reduzida, faz-se: a F, b B H, c, d E e e G. iagrama de Estado Tabela de Estado (reduzida) 3 \ (,F) a c/ c/ a/ a/ (B,,H) b b/ c/ d/ a/ () c c/ b/ a/ a/ (E) d b/ a/ d/ a/ (G) e e/ e/ a/ a/ Fazer o diagrama de estado para a máquina reduzida. Página 67

10 omo último eemplo de redução de estados em um circuito seqüencial síncrono completamente especificado, é dada a seguir a tabela de estado, epressa através do modelo de "Moore". Ela será simplificada utilizando, simultaneamente, os dois métodos apresentados. Tabela de Estado Z \ E B E 3 F G E B F F E G 3 P ={(,,F),(B,E),(,G)} Χ B Χ Χ Χ Χ Χ Χ Χ E Χ Χ Χ F Χ Χ Χ Χ Χ G ( ) ( ) E, B, (B, E) (,G) (, ) (, ) ((, F, F) ) (,, F) (,,F) (( E),[ G],( E) ) (, F),[ ] (,F),() Facilmente vê-se que P 3 =P pára! P ={(,F),(B,E),(,G),()} Χ B Χ Χ -F E-G / Χ Χ Χ Χ Χ E Χ Χ E-G / Χ F Χ Χ Χ Χ Χ G Portanto os estados equivalentes são: F, B E e G; Fazendo: a B, b B E, c G e e tem-se a tabela de estado reduzida dada abaio: Tabela de Estado (reduzida) z \ (,F) a a b (B,E) b b c (,G) c a d 3 () d a c iagrama de Estado a/ b/ c/3 d/ Página 68

11 6.4. Regas para Escolher uma Boa esignação de Estados Para ressaltar a importância da designação de estados em projetos de circuitos lógicos seqüenciais, visando a simplificação do bloco combinacional, será mostrado um eemplo que vai ilustrar bem a necessidade de estabelecer regras para escolher uma boa designação de estados. onsiderar como eemplo ilustrativo, a máquina de estado dada pela sua tabela de estado abaio: Tabela de Estado \ B/ B/ B / / / B/ / / E G/ E/ F / G/ G F/ F/ Supondo que os estados desta máquina tenham as seguintes designações, dadas por dois projetistas distintos, onde lê-se y=(y y y 3 ) : esignação esignação = E= = E= B= F= B= F= = G= = G= = = Se esta máquina for realizada com Flip_Flops do tipo JK, ela terá as seguintes equações de ecitação e de saída: Para a designação, tem-se Z = y y y3 + y y3 e J = y3 + y y3 K + = y 3 y3 J = J 3 = y K = K 3 = y Para a designação, tem-se Z = y y3 + y y3 e J = y3 + y J = y y3 + y y J 3 = y + y K + = y 3 K y + y + y3 = K 3 = Neste caso, para a a designação, é necessário praticamente o dobro de portas lógicas das que seriam utilizadas para a a designação! É evidente, que pelo eemplo acima, a realização de uma máquina de estado pode ser mais ou menos complea, segundo a designação dada aos estados. Entretanto esta designação foi totalmente arbitrária! ntes de anunciar as regras para se obter uma boa designação de estado, é feito a seguir, alguns comentários no que diz respeito ao número bastante elevado das diferentes possíveis designações de estado não equivalentes (N NE ). Página 69

12 Uma máquina com N FF Flip_Flops pode, no máimo, possuir N FF estados. Geralmente, o número de estados N E é superior a N FF - e inferior ou igual a N FF, a menos que eista redundância. Se for desejado designar uma máquina com N E estados, N E dentre as N FF diferentes combinações, obtém-se o número N P para todas as diferentes N E designações possíveis, epresso por N FF. Resumindo: N FF - < N E N FF e NE N FF N P =! N FF = N FF ( N )! realização de uma máquina de estado tem sua compleidade diminuída ou aumentada segundo a posição relativa dos seus estados. Isto é, duas designações diferentes, cujos estados mantenham uma mesma posição relativa entre si, tem realizações igualmente compleas. Os eemplos gráficos ilustram o que foi dito acima. Supondo y=(y y y 3 ), tem-se: E I = B= = E= = II = B= = E= = III = E= B= = = Pode-se contatar facilmente que a designação II é obtida da designação I pela permuta de y com y 3, ou seja: II I(y y 3 ). a mesma forma, obtém-se a designação III substituindo na designação I y pelo seu complemento, ou seja: III I( y y ). Logo I, II e III são designações equivalentes! onclui-se daí, que qualquer sucessão de operações de troca de variáveis ou inversão das mesmas, acarretará em uma designação equivalente. Vê-se portanto que nem todas a s possíveis designação conduzem a graus de compleidade diferentes. ssim, o número de designações de realização não equivalente, N NE, é obtido dividindo N P por N FF (número possível de inversões de variáveis) e por (N FF )! (número possível de trocas de variáveis). Logo tem-se: N NE = finalmente: FF N P ( N!) N FF (número de designações não equivalentes), ( N NE = ( N N FF! N N FF FF )! E N FF )! = ( N FF N FF ( )! N )! N E FF! Página 7

13 partir destas epressões, pode ser obtida a tabela abaio mostra a eplosão da quantidade de designações não equivalentes possíveis em função do número de estados da máquina de estado. N E N FF N P N NE ,5* Tabela Infelizmente não eiste até o presente nenhum método que permita encontrar a melhor designação! Entretanto eistem alguns procedimentos (regras) que devem ser respeitados, a fim de se encontrar uma boa designação. lem do mais, como uma designação que é boa para um determinado tipo de flip_flop e, pode não o ser tão boa para outro tipo, serão dados apenas as regras que deverão ser obedecidas, sem muitas justificativas. Regras para um "boa designação de estados":. Estados que possuem o mesmo estado seguinte para uma mesma entrada, devem receber designações adjacentes. ( R). Estados que possuem o mesmo estado seguinte para entradas diferentes, devem receber designações adjacentes. ( R) 3. Estados que são os estados seguintes de um único estado presente, sob entradas logicamente adjacentes, devem receber designações adjacente. ( R3) 4. s saídas devem ter a máima adjacência para os seus 's' (ou 's'). 5. evem ser satisfeitas o maior número possível de adjacências. Todos os conflitos eistentes entre as regras, devem ser resolvidos à favor das regras,, 3 e 4, nesta ordem. Observação: aso seja '' o tipo de flip_flop usado, recomenda-se escolher o estado que mais aparece na tabela de estado, para designá-lo com valor zero. Para o eemplo anterior, tem-se: esignação_ esignação_ R: (,F) y y R: (B,E) (,G) (,F) B B R3: (B,E) (,G) (,F) y E G F y E F G R4: (, ) (F, ) y 3 y 3 Página 7

14 nalisando os dois mapas_k correspondentes as duas designações dadas, verifica-se que para o conjunto das regras de adjacência, a designação_ falha em apenas parte de R4, ou seja, apenas a eigência de adjacência (, ) não foi obedecida. No que se refere a designação_, esta obedeceu somente a regra R4 e apenas satisfez uma das três eigências de adjacência que compõe as regras R e R3, ou seja, a eigência de adjacência (,G). Uma das piores designação seria a designação_3 dada a seguir, pois ela não satisfaz regra alguma! esignação_3 y B y E F G y 3 esignação_3 y=(y y y 3 ) y=(y y y 3 ) = E= B= F= = G= = máquina de estado dada pela sua tabela de estado abaio, supostamente mínima, deve ser projetada usando flip_flop tipo JK. Para sua implementação, deve-se primeiramente estabelecer as regras par uma boa designação de estado para, em seguida, construir a tabela de transição, para só então, obter as equações de saída e de ecitações dos flip_flops do tipo JK. Tabela de Estado \ B/ / B / E/ E/ / F/ G/ E G/ F/ F / / G / / Regras: R: (F,G) R: (B,) (,E) (F,G) R3: (B,) (,E) (F,G) R4: (F, ) (G, ) Escolha/designação y F G y B E y Valor/designação y=(y y y ) y=(y y y ) = E= B= F= = G= = Tabela de Transição \ \ y y y \ // F / / G / / / / // E / / / / B // z y y y y z = y y y + y y Página 7

15 Y J K y y y y y y y y y y y y J K = = y y Y J K y y y y y y y y y y y y J = y K + y = + y Y J K y y y y y y y y y y y y J K = = y y Para determinar uma boa designação de estado para a MdE dada abaio pela sua tabela de estado e, implementá-la com flip_flop do tipo, faz-se: Tabela de Estado \ Regras: R: (,) (,) (B,) R: (B,) (B,E) (,) R3: (,B) (,) (,E) (B,E) (,) R4: (B, ) 3 (, ) 3 (B,) E/ B/ B / / E/ / / B/ E / / Escolha/designação Valor/designação y y E B y y=(y y y ) y=(y y y ) = E= B= = = Página 73

16 Tabela de Transição \ \ y y y \ // / / / / / / / / E / / B / / // z y y y y z = y y y + y y Y y y y y Y y y y y Y y y y y Para Filp_Flop tipo sabe-se que Y =, logo tem-se: = Y = y y + y + y + y = Y = y i = Y = y + y i Implementação N-OR: Z SET y LR SET y LR SET y khz LR Implementação NN-NN: Z SET y LR SET y LR SET y khz LR Página 74