Eletrônica. Lógica Seqüencial

Eletrônica Lógica Seqüencial

Objetivos Após completar o estudo desta apostila o aluno deverá estar apto a Saber o que é lógica sequencial e sua diferença com a lógica combinatória Distinguir os diversos flip-flops Conhecer os flip-flop SR Conhecer os circuitos anti-oscilação Conhecer os flip-flop JK Conhecer os multivibradores Conhecer os circuitos astáveis Conhecer o 555 Distinguir os latches de dados Conhecer os desvios de registros Trabalhar com os circuitos série/paralelo Trabalhar com os contadores de anel Página 2 de 36

1. Introdução A eletrônica digital se compõe de duas partes: lógica combinatória e lógica seqüencial. O sinal de saída da lógica combinatória depende dos níveis dos sinais de entrada e na lógica seqüencial o sinal de saída depende do sinal que está presente ou guardado no circuito lógico e dos níveis dos sinais de entrada. Nesta apostila vamos estudar a lógica sequencial e na apostila anterior já estudamos a lógica combinatória. Estudamos na apostila de Lógica Combinatória que as mudanças de estado dos circuitos dependem dos sinais reais que são aplicados nas entradas nesse momento, não havendo ali qualquer tipo de memória no circuito. Já na Lógica Seqüencial os circuitos têm uma certa memória embutida e essa memória tem uma certa capacidade de lembrar de seu estado das entradas anteriores e do estado das entradas presentes o que caracteriza um tipo de memória do estado antes e depois. Podemos dizer então que temos um componente de dois estados ou que é um componente biestável. Este componente pode ter sua saída em um de dois estados com um lógica 1 ou 0 que permanece latched indefinidamente nessa condição até que um outro sinal de entrada seja aplicado e modifique sua condição ou estado atual. Usamos a expressão latch que em inglês quer dizer trinco ou ferrolho por ser um termo normalmente empregado. Poderíamos usar o termo chavear ou travar que daria uma idéia desse termo para esta aplicação. Vamos explicar um pouco melhor esse termo, pois vamos usá-lo muito em nosso curso e nesta apostila. Latch é um circuito digital que implementa uma célula de memória estática sendo formado basicamente por um par de circuitos lógicos inversores, como vamos ver mais adiante, e sempre que as duas entradas forem um sinal lógico 0 o estado anterior é mantido e assim temos um estado que podemos chamar de memória. Usaremos o termo inglês latched ou latch para este caso nesta apostila. Na Figura 1.1 abaixo temos um esquema da lógica sequencial. Figura 1.1 Usamos a palavra seqüencial para indicar duas coisas que acontecem em sequencia neste circuito, ou seja, uma após a outra e o sinal de relógio é que determina a seqüência dos acontecimentos. Os circuitos lógicos simples podem ser formados por circuitos biestáveis (que tem dois estados estáveis) tais como os flip-flops, latches e contadores os quais podem ser construídos com portas NAND e/ou NOR em certas formas de combinação que produzem um efeito sequencial. Página 3 de 36

Podemos dividir estes circuitos em três categorias: 1. Acionados por relógio 2. Acionados por eventos 3. Acionados por pulsos Os circuitos da primeira categoria são circuitos síncronos, isto é, são sincronizados por um sinal de relógio, os da segunda categoria são circuitos assíncronos, ou seja, são circuitos que reagem a mudanças de estado quando ocorrer um sinal externo e os da terceira categoria são a combinação dos dois estados anteriores. Podemos desenhar então um diagrama como se vê na Figura 1.2. Figura 1.2 Além dos dois estados lógicos 1 e 0 existe um terceiro elemento: o tempo que faz a distinção entre a lógica combinatória e a lógica seqüencial. Isto é causado pelos sinais de realimentação ou de retroalimentação como vamos ver adiante em nosso estudo. No capítulo 3 trataremos dos flip-flops e depois daremos algumas de suas aplicações. 2. Circuitos seqüenciais Antes de entrar no estudo dos flip-flops vamos ver rapidamente o que são os circuitos seqüenciais síncronos e assíncronos. 2.1 Circuito seqüencial síncrono Este tipo de circuito usa elementos de armazenagem de dados chamados de flipflops, sendo este é um termo inglês. Em inglês flip significa sacudir ou movimentar em sacudidelas e flop quer dizer baquear ou deixar-se cair pesadamente. Podemos traduzir neste caso como um movimento de balanço, ou melhor, de gangorra: para cima e para baixo. Vamos usar nesta apostila o termo inglês: flip-flop por ser um termo usual. Os flip-flops e portas lógicas são usados como elementos de armazenagem no circuito seqüencial para trocar seu valor binário somente em um momento no tempo. Um sinal de relógio é uma de suas entradas. As transições de estado nestes circuitos ocorrem somente quando o valor do sinal de relógio for 0 ou 1 ou acontecer nos flancos de subida ou descida dependendo do tipo de memória usado no circuito. A sincronização é obtida Página 4 de 36

por um elemento de temporização chamado de gerador de pulso de relógio. Os pulsos de relógio são distribuídos pelo sistema de forma que os flip-flops são afetados por somente a chegada de um destes sinais. Estes circuitos são estáveis e sua temporização pode ser facilmente rompida em passos discretos independentes cada um deles sendo considerados em separado. Vemos na Figura 2.1 uma onda quadrada gerada por um gerador de pulsos. Figura 2.1 Um sinal de relógio é uma onda quadrada periódica que chaveia ou liga e desliga de 0 para 1 a um determinado intervalo de tempo. O tempo do ciclo de relógio ou período é o intervalo de tempo entre dois flancos ascendentes ou descendentes da onda. Que está indicado na figura acima. O modo assíncrono ou sem sincronia é quando não existe tempo determinado, ou seja, ele muda a qualquer tempo e não tem um comprimento de onda determinado como acima. 2.2 Conceito da seqüência lógica A idéia básica do que vimos acima é o da lógica combinatória com algum tipo de retroalimentação para que o valor atual seja mantido como uma célula de memória. Os elementos de memória são dispositivos que guardam uma informação binária.para compreender melhor a idéia básica vamos considerar o circuito lógico da Figura 2.2 abaixo. Figura 2.2 Nesse circuito temos uma porta NOT (NÃO) cujo sinal de saída está ligado com a entrada. O efeito disto é que sinal de saída oscila entra alto (1) e baixo (0) e a freqüência de oscilação depende do atraso da porta e do fio que liga a entrada e saída (tempo de transmissão do sinal entre um ponto e outro). Assumindo que o atraso ou demora do fio seja de 0 e a demora da porta seja de 20 ns ou o tempo entre a descida e a subida do sinal ou ciclo do relógio mostrado na figura 2.1, então a frequência de oscilação será de 1/0,000000000002=50MHz. A idéia básica de ter a retroalimentação é de conservar o valor, mas no circuito acima a saída fica oscilando continuamente, pois o sinal de retroalimentação fui continuamente e influi no sinal de saída. Página 5 de 36

Para eliminar este problema podemos instalar uma porta NOT adicional como vemos na Figura 2.3 abaixo com a segunda porta cascateando o sinal para a primeira porta. Figura 2.3 Dessa maneira o sinal está em fase e assim se evita a oscilação. O circuito é o mesmo que se instalássemos um buffer com sua saída ligada à sua entrada como no lado direito da Figura 2.3. Se você esqueceu o que é um buffer estude novamente o capítulo 4.3.8 da apostila Sistemas Numéricos e Portas Lógicas Digitais. Mas existe outro problema ainda: cada saída da porta tem um valor estável, mas qual é esse valor? Ou em outras palavras o valor da saída do buffer não pode ser determinado e não existe maneira de conhecê-lo. Se isto pudesse ser feito teríamos uma célula de memória de 1 bit muito simples. Podemos usar então outro circuito. Neste temos duas portas NOR com um sinal de retroalimentação como vemos na Figura 2.4. Figura 2.4 Este circuito é o mesmo das portas NOT. Mas agora podemos fornecer um sinal de estado para cada porta (S ou R),. mas existe um problema neste caso: não podemos controlar quando o sinal de entrada deveria ser escolhido ou não podemos controlar o momento de habilitar esse sinal. Os sinais de habilitação são normalmente de dois tipos: os sensíveis ao nível (0 ou 1) ou os sensíveis ao flanco. Foram então desenvolvidos os flip-flops para evitar estes problemas e vamos agora estudá-los em mais detalhe. Exercícios 1. Qual é a diferença entre lógica combinatória e seqüencial? a. A diferença está só no nome b. A diferença é no número de portas c. A lógica combinatória depende dos sinais de entrada e a seqüencial também de um estado anterior d. Um tem porta aberta e outro fechada 2. Como é dividida a lógica seqüencial? a. Em dois estados b. Em três partes c. Em dois capítulos d. Não tem divisões Página 6 de 36

3. Que é memória a lógica seqüencial? a. Um dispositivo que guarda uma informação binária b. Um dispositivo de armazenar c. Um dispositivo de sequência d. Um dispositivo de abrir e fechar 4.Que é sincronia na lógica seqüencial? a. É estar de bem com a vida b. É estar sincronizado com o tempo c. É o uso de um sinal de relógio como uma das entradas de sinal d. Nenhuma das anteriores Página 7 de 36

3. Flip-flops-Introdução Os flip-flops são dispositivos eletrônicos biestáveis síncronos. Este termo significa que as modificações de sua saída acontecem quando um sinal de entrada é dado por um relógio. Dito de outra maneira a saída ocorre quando em sincronia com o relógio. Este dispositivo é um tipo de multivibrador dos quais existem três tipos: a. Monoestável- é o multivibrador que tem somente um estado estável. Ele produz um único tipo de pulso em resposta ao disparo de sua entrada. b. Biestável- é o multivibrador que exibe dois estados estáveis. Ele é capaz de reter dois estados: o de SET e o de RESET.por tempo indefinido. È mais comumente usado como bloco para fazer contadores, registradores e memórias. c. Astáveis- são multivibradores que não têm nenhum estado estável. São usados basicamente para formar osciladores para gerar ondas de pulso periódico para fins de temporização. Suas características de operação aqui mencionadas se aplicam a todos os flip-flops não importa qual seja seu circuito. São encontradas nas folhas de dados dos fabricantes que especificam suas necessidades de trabalho, desempenho e suas limitações. Nas definições que damos abaixo colocamos entre parênteses os termos em inglês normalmente citados nas folhas de dados dos fabricantes. Podemos citar as seguintes: a. Propagação do tempo de demora (Propagation delay time)- é o intervalo de tempo necessário após o sinal de entrada ser aplicado para ocorrer o sinal correspondente de saída. b. Tempo de ajuste (Setup time)- é o intervalo mínimo necessário para que os níveis lógicos sejam mantidos constantes nas entradas (J-K, SR ou D) antes do flanco de disparo do pulso de relógio a fim de que os níveis sejam regulados pelo relógio de forma confiável ao entrar no flip-flop. c. Tempo de pausa ou de influência (Hold time)- é o tempo mínimo requerido em que o nível lógico deve permanecer no flanco de disparo do pulso de relógio a fim de que os níveis sejam sincronizados pelo relógio. d. Freqüência máxima de relógio (Maximum clock frequency)- é a mais alta taxa que um flip-flop pode ser disparado com confiabilidade. e. Dissipação de potência (Power dissipation)- é a potência total consumida pelo flip-flop. f. Larguras de pulso (xzpulse width)- são as larguras mínimas dos pulsos especificadas pelo fabricante para as entradas do relógio, set, reset e clear (limpar). Podemos citar entre muitas outras as seguintes aplicações para estes componentes: divisores de freqüência, armazenagem de dados em paralelo e contadores. Página 8 de 36

3.1 Flip-flop SR NAND (Set-Reset) Podemos considerar um flip-flop como um componente básico de memória de um bit e que tem duas entradas. Uma delas fará o SET (AJUSTE) do componente e a outra fará o RESET (REAJUSTE) do dispositivo voltando para seu estado original e duas saídas: uma saída Q que poderá ser um 0 ou 1 lógico dependendo da condição do set/reset e outra que é seu complemento ou -Q indicado nos circuitos como!q. Quando se trabalha com a programação de microcontroladores chamamos de setado (estado de set) quando o sinal está em 1 e resetado quando o sinal está em 0. Com esta explicação você nota que set é um estado e reset é o estado inverso. Um circuito básico flip-flop com portas básicas NAND fornece uma realimentação de sua saída para sua entrada e tem seu uso comum em circuitos de memória para guardar bits de dados. O termo flip-flop se relaciona com sua operação real e vem do inglês: flip quer dizer sacudir, mover, saltar e flop quer dizer baque, fracasso, queda como vimos acima. Daí vem a idéia de balança ou de gangorra. A idéia é então que este componente faz com que o estado do circuito pule de um estado para outro. A forma mais simples de fazer um flip-flop é de ligar um par de portas NAND de 2 entradas para formar um circuito biestável Set-Reset que é uma porta latch NAND SR. Este componente consiste de duas entradas sendo que uma toma o nome de Reset (R) e a outra toma o nome de Set (S), com duas saídas correspondentes sendo uma delas Q e a outra!q que é o inverso da primeira ou seu complemento. Vemos na Figura 3.1 um esquema deste flip-flop. Figura 3.1 3.1.1 Estado Set Vamos analisar o circuito acima. Se a entrada R estiver no estado lógico 0 (R=0) e a entrada S estiver no estado lógico 1 (S=1), a porta NAND (2) tem uma de suas entradas em 0 e portanto sua saída Q deve ser um estado lógico 1 (se tiver dúvidas consulte a apostila Portas lógicas e sistemas numéricos). A saída Q também é realimentada ou retroalimentada para a entrada de (1) e dessa forma ambas entradas da porta NAND (1) estão agora no estado lógico 1 e portanto sua saída!q deve estar no estado lógico 0, novamente seu estado principal. Se a entrada Reset R mudar de estado e tornar-se agora um estado lógico 1 com a porta S permanecendo no estado lógico 1, as entradas da porta (2) serão agora R=1 e 0 e como uma de suas entradas está ainda no estado lógico 0 a saída de Q está no estado lógico permanece no estado 1 e dizemos que o circuito está latched ou Set com Q=1 e!q=0. Página 9 de 36

3.1.2 Estado Reset Neste outro estado estável Q está no nível lógico 0, Q=0 e seu inverso!q=1 ou seja Not Q=1, dados por R=1 e S=0. A porta (1) tem uma de suas entradas no estado lógico 0 e sua saída!q deve estar no estado lógico 1, portanto Q=0. Se a entrada S agora mudar para o nível lógico 1 com R permanecendo no nível lógico 1, a saída Q ainda permanecerá no estado 0 e o circuito R permanecerá no estado latched. 3.1.3 Tabela verdade Podemos estabelecer a tabela verdade deste circuito como vemos abaixo. Estado S R Q!Q Set 1 0 1 0 1 1 1 0 Reset 0 1 0 1 1 1 0 1 Inválido 0 0 1 1 Podemos ver que quando as entradas forem S=1 e R=1 as saídas Q e!q podem estar seja no estado lógico 1 ou 0, dependendo do estado anterior das entradas S ou R. Mas se o estado das entradas forem R=0 e S=0 este estado é indesejado ou sua condição é inválida e deve ser evitada devido que este estado fará com que ambas saídas sejam Q e!q estarão no estado lógico 1 ao mesmo tempo e nós desejamos que estejam invertidas ou Q e!q. Mas se ambas entradas forem 1 ao mesmo tempo após este estado (0,0) ambas saídas estarão no estado lógico 0 o que resulta em instabilidade do flip-flop e desviando para um estado desconhecido dos dados. Esta instabilidade pode causar que as saídas desviem muito rapidamente resultando que o flip-flop desvie de um estado para outro o que pode não ser desejado e causará uma corrupção dos dados. Este estado toma o nome de metaestável. Então se um latch biestável for ativado por S=1 e desativado por R=1 o latch SR está em condição inválida ou metaestável. Podemos também construir este flip-flop usando duas portas NOR ligadas da mesma maneira, mas o estado instável continuará a existir, porém com sinal invertido Página 10 de 36

3.2 Flip-flop SR com portas NAND com relógio Algumas vezes necessitamos de circuitos lógicos seqüenciais que tenham flip-flops SR biestáveis quando certas condições sejam atingidas qualquer que seja a condição das entradas set-reset. Ligando 2 portas NAND em série com cada entrada do flip-flop SR pode-se criar um flip-flop SR com habilitação. Esta entrada adicional é chamada de entrada de Habilitação e é dado o prefixo de EN (de ENable em inglês que quer dizer habilitar). Vemos isto na Figura 3.2 abaixo. Figura 3.2 Quando a entrada EN estiver no nível lógico 0 as saídas das duas portas AND também estarão nesse nível lógico, quaisquer que sejam as condições das entradas R e S e as duas saídas Q e!q estarão chaveadas (latched) em seu estado conhecido. Quando a entrada EN mudar para estado lógico 1 o circuito responderá como um SR normal com as duas portas AND ficando transparentes aos sinais set e reset. Esta entrada EN pode também se ligada a um sinal de relógio criando uma sincronização do flip-flop com o relógio ao que se dá o nome de flip-flop sincronizado. Assim um flip-flop SR biestável com portas opera como um latch biestável, mas suas saídas são ativadas unicamente quando uma lógica 1 for aplicada ao EN e desativada por meio de uma lógica 0. 3.3 O Flip-Flop J-K No estudo do flip-flop acima vimos que ele sofre de dois problemas básicos: a condição S=0 e R=0 deve ser evitada e se S ou R forem modificadas enquanto ENABLE estiver em valor alto (1) a ação de latch correta não acontecerá como vimos na discussão em 3.1.3 acima. Para evitar estes problemas foi desenvolvido o flip-flop J-K que vamos estudar agora. O flip-flop J-K é basicamente um flip-flop SR com porta que vimos acima em 3.2, com a adição de um circuito de relógio que impede uma saída inválida ou ilegal que ocorre se a entrada S tiver um nível lógico 1 e a entrada R for igual a lógica 1. O símbolo deste flip-flop é idêntico ao flip-flop biestável SR mas tem o acréscimo de um sinal de relógio em lugar de EN, como vemos na Figura 3.3. Figura 3.3 Página 11 de 36

As entradas S e R do flip-flop SR biestável foram agora substituídas por duas entradas chamadas de J e K. As duas portas de entradas NAND do biestável SR foram agora substituídas por duas portas AND de 3 entradas com a terceira entrada de cada porta ligada com as saídas Q e!q. Este cruzamento deste flip-flop permite que as condições inválidas S=1 e R=1 sejam usadas para tornar em uma ação de articulação ou vai e vem (toggle no inglês), pois agora as duas entradas estão intertravadas. Caso o circuito esteja no estado SET a entrada J é inibida pelo estado 0 de!q através da porta inferior. Caso o circuito esteja em RESET a entrada K é inibida pelo estado 0 de Q através da porta AND superior. Quando ambas entradas J e K estão em lógica igual a 1 o flip-flop muda o estado e a tabela verdade para este estado é dada abaixo. J K Q!Q Igual ao 0 0 0 0 latch SR 0 0 1 1 0 1 0 0 1 0 0 1 1 0 1 1 1 1 0 1 Ação de 1 1 1 0 vai-vem Dessa forma o flip-flop J-K é basicamente um flip-flop RS com realimentação e que habilita somente um de seus terminais de entrada seja SET ou RESET a qualquer momento eliminando a condição de invalidade que vimos no circuito flip-flop SR. Se ambas entradas J e K estiverem ao mesmo tempo com nível lógico 1 e a entrada de relógio está em pulso ALTO ou BAIXO o circuito será articulado de um estado SET para RESET ou o contrário tendo por resultado que o flip-flop J-K atua como um flip-flop do tipo T quando ambos terminais estão em nível ALTO. Apesar desta melhoria deste circuito no flip-flop SR ele sofre ainda de problemas de temporização se a saída Q mudar seu estado antes que o pulso de tempo do relógio tenha tempo de ir para DESLIGADO, de formas que o período do pulso T deve ser conservado tão curto quando possível (alta freqüência). Por esta razão este problema é chamado de corrida. Como isto algumas vezes não é possível com os circuitos integrados TTL foi desenvolvido um J-K Mestre-Escravo que é um flip-flop que elimina todos os problemas de temporização pelo uso de dois flip-flops SR ligados em série, um para o circuito de Mestre e o outro para o circuito de Escravo. Vamos ver em seguida este flip-flop com mais detalhe. Página 12 de 36

3.4 Flip-Flop J-K Mestre-Escravo Este flip-flop é basicamente composto de dois flip-flops J-K em série com as saídas Q e!q do flip-flop Escravo alimentando o Mestre, com as saídas do Mestre sendo ligadas ao flip-flop Escravo como vemos na Figura 3.4. Figura 3.4 Os sinais de entrada J e K são ligados ao flip-flop Mestre que trava a entrada enquanto a entrada do relógio está em nível lógico ALTO. Como a entrada do relógio do flip-flop Escravo está no estado inverso ou complementar da entrada de relógio do Mestre, as saídas do flip-flop Mestre estão somente sendo vistas pelo flip-flop Escravo quando o impulso do relógio for para a lógica 0. Portanto durante a transição de 1 para 0 do pulso de relógio as saídas travadas do flip-flop Mestre são alimentadas pelas entradas J-K do Escravo tornando este tipo de flip-flop um flip-flop disparado pelo pulso ou pelo flanco. Dessa forma este circuito aceita dados de entrada quando o sinal de relógio está em 1, e passa os dados para a saída em flanco descendente do sinal de relógio. Dito de outra maneira o flip-flop J-K Mestre-Escravo é um componente síncrono, pois ele deixa passar os dados somente com o tempo dado pelo relógio. 3.5 Flip-flop D Uma das principais desvantagens do flip-flop SR NAND é, como vimos, sua saída indeterminada na condição SET de lógica 0 e RESET de lógica 0 é proibida. Este estado força ambas saídas para a lógica 1, sobrepujando a ação de latch da alimentação e seja qual for a entrada que vá para 1 em primeiro lugar ela perderá o controle, enquanto a outra entrada ainda na posição de lógica 0 controla o estado resultante do latch. A fim de impedir o acontecimento deste estado pode ser colocado um inversor entre o SET e o RESET para produzir um flip-flop D ou um latch de dados como também é chamado. Vemos na Figura 3.5 um desenho esquemático deste flip-flop Figura 3.5 Página 13 de 36

Podemos lembrar que um flip-flop simples SR necessita de duas entradas, uma saída SET e uma saída RESET. Ligando uma porta NOT ao flip-flop SR como vemos acima o flip-flop SR pode ser setado ou resetado usando somente uma entrada e por isto toma o nome de entrada de DADOS. Se este dado for alto o flip-flop estaria setado e se baixo ele estaria resetado. Mas isto seria sem sentido pois os flip-flops sempre se modificam com cada dado entrado. Para evitar este efeito se usa uma entrada adicional chamada de Relógio ou de Habilitação para isolar a entrada de dados do flip-flop após ter sido entrado o dado desejado e assim se forma o flip-flop tipo D ou Latch de Dados. Este flip-flop guardará ou deixará sair seja qual for o nível lógico aplicado a este terminal de dados enquanto a entrada do relógio estiver em nível alto. Uma vez que o relógio vá para o nível baixo as entradas SET e RESET do flip-flop serão ambas fixadas em nível lógico 1 e assim não mudarão de estado e guardarão seja qual for o dado que estiver presente em sua saída antes que a transição do relógio venha a ocorrer. Assim temos uma saída travada seja em 0 ou em 1. Damos abaixo a tabela verdade deste flip-flop. Clk D Q!Q 0 X Q!Q 1 0 0 1 1 1 1 0 O principal uso deste flip-flop é de guardar e lembrar seus dados agindo como uma memória de um único bit e existem CIs tais como o TTL 74LS75 ou o CMOS 4042 disponíveis no formato de quatro portas para este fim. Unindo-se quatro latches de 1 bit de maneira que seus terminais de relógio estejam ligados ao mesmo tempo formamos um latch de dados de 4 bits como mostramos na Figura 3.6. Figura 3.6 Página 14 de 36

Exercícios 5.Um flip-flop SR pode ser considerado como uma memória de a. 2 bits b. 1 bit c. 3 bits d. Não é memória 6.A afirmação: um flip-flop SR tem uma entrada extra de habilitação é: a. Correta b. Errada c. Depende das condições d. Nenhuma delas 7. A afirmação: um flip-flop J-K é basicamente um SR com pulso mais um impulso de relógio é verdadeira? a. Sim b. Depende do tipo de relógio c. Não d. Tem que acertar o relógio antes 8. Um flip-flop mestre-escravo são dois flip-flops J-K ligados em série a. Completamente errado b. Depende de quem é mestre e quem é o escravo c. Correto d. Não existe mais escravidão Página 15 de 36

3.5.1 Aplicações do flip-flop D Acabamos de ver como o flip-flop D funciona e como são interligados entre si para formar uma latch de dados. Estes latches são muito úteis para os circuitos eletrônicos e podem ser projetados para ter uma alta impedância em ambas saídas Q e!q para reduzir o efeito da impedância nos circuitos ligados como buffers, portas de entrada/saída ou acionadores de displays. Estes flip-flops têm outra parte essencial que é atuar como divisor binário ou divisor de freqüência. Neste caso o terminal!q é ligado diretamente ao terminal da entrada de dados D dando uma realimentação do componente como vamos ver em seguida. Um componente comercial é o 74LS373 com 8 latches individuais. 3.5.1.1 Contador divisor por 2 Vemos na Figura 3.7 abaixo esta aplicação. Figura 3.7 Podemos ver pela análise das ondas de freqüência que a realimentação ou retroalimentação da saída!q para o terminal de entrada D as saídas em Q têm uma frequência que é exatamente a metade da frequência de entrada do relógio. Isto dito de outra maneira diz que o circuito se tornou um divisor de frequência pois ele divide por um fator de dois, ou uma oitava. Temos então um outro tipo de componente que podemos descrever como um flip-flop tipo T ou de balanço (no inglês Toggle) que oscila de um estado para outro ou de Alto para Baixo ou de Baixo para Alto a cada ciclo do relógio. 3.5.1.2 Registro de trocas: Shift Register Um shift register consiste basicamente de um certo conjunto de latches do tipo D conectados em uma cadeia que é arranjada de forma que a saída de um dos latches é a entrada do próximo em cadeia. Isto faz com que os dados armazenados transitem em série seja da direita ou da esquerda. Um conjunto de latches tipo D usado para fazer um shift register é determinado pelo número de bits a ser armazenado sendo o mais comum o de 8 bits. Os shift registers são usados principalmente para guardar e converter dados de um formato série em paralelo ou vice-versa com todos os latches sendo acionados por um sinal de relógio comum que os torna em dispositivos sincronizados. Isto é geralmente conseguido com uma conexão de set ou reset de maneira que eles podem ser ajustados conforme seja necessário para o circuito em consideração. Vamos agora ver quatro tipos destes registros. Página 16 de 36

3.5.1.3 Entrada série- Saída paralelo Vamos começar pelo série-paralelo que vemos na Figura 3.8. Figura 3.8 Vamos assumir que todos os flip-flops foram resetados (limpados ou colocados para 0) e que todas as saídas estão em nível lógico 0, portanto sem dados em paralelo na saída. Se for colocada uma lógica 1 na entrada de dados do pino de FF1 então o primeiro impulso de relógio da saída de FF1 e o Q1 resultante estará em estado alto com todas as outras saídas estando na lógica 0. Mas vejamos agora se a entrada de dados de FF1 tenha voltado para 0. O próximo pulso de relógio mudará a saída de FF1 para a lógica 0 e a saída de FF2 para 1. Vemos que a lógica se moveu ou foi deslocada (shifted) um lugar para a direita ao longo do registro. Quando o terceiro sinal de relógio chegar este valor 1 da lógica se move para a saída de FF3 e assim por diante até que o quinto sinal de relógio que seta (ajusta) todas as saídas de Q1 até Q4 para o nível lógico 0 devido que a entrada permanece constante em lógica 0. O efeito de cada pulso de relógio é de mover os dados de cada estágio um lugar para a direita e isto é mostrado na tabela abaixo. Isto acontece até que os dados armazenados estejam completos o que agora pode ser lido diretamente nas saídas de Q1 até Q4. Pulso de Q1 Q2 Q3 Q4 relógio 0 0 0 0 0 1 1 0 0 0 2 0 1 0 0 3 0 0 1 0 4 0 0 0 1 5 0 0 0 0 Dessa forma os dados foram convertidos de uma palavra em série na entrada para uma palavra em paralelo na saída. 3.5.1.4 Entrada série- Saída Série (SISO do inglês Serial In Serial Out) Este registro de trocas é semelhante ao anterior com a diferença de que os dados fluem diretamente através dos registros conservando seu estado de série na entrada para a saída. Como existe somente uma saída os dados saem um bit por vez em uma forma seriada e por isso este é um registro entrada série saída série. Página 17 de 36

Figura 3.9 Vemos na Figura 3.9 o esquema deste tipo de shift register. Este tipo de registro atua como uma armazenagem temporária de dados ou como um dispositivo de demora de passagem de dados ou como uma perda de tempo às vezes necessária em certos programas. Esta demora pode ser controlada pelo número de estágios do dispositivo que pode ser de 4, 8, 16 ou mais pulsos dependendo da aplicação. São comumente encontrados na forma TTL como 74HC595 entre outros. 3.5.1.5 Entrada paralelo- Saída série Um shift register de entrada paralela e saída em série é exatamente oposto em funcionamento do que vimos acima em série-paralelo. Os dados são aplicados em paralelo pelos pinos de entrada P1 a P4 do registro e são lidos seqüencialmente do registro um bit por vez com cada entrada de pulso do relógio. Ver na Figura 3.10 o esquema deste shift register. Figura 3.10 Como este tipo de registro converte os dados que entram em paralelo em dados em série em palavras de 8 bits ele pode ser usado como um multiplexador com muitas linhas de entrada em paralelo e uma saída de dados em série que podem ser diretamente enviados a um computador ou também ser transmitido por uma linha de comunicação. Este componente pode ser encontrado como um TTL 74HC165 de 8 bits. 3.5.1.6 Entrada paralelo- Saída paralelo (PISO- Parallel In Serial Out) Este tipo de shift register atua também como um dispositivo temporário de armazenagem (memória) ou para demora de tempo como já vimos acima. Como você pode ver na Figura 3.11 as entradas P1 até P4 são em paralelo e depois muda, substitui ou troca (shift) esta entrada para os pinos correspondentes de saída Q1 até Q4 quando os registros recebem o sinal de relógio. Página 18 de 36

Figura 3.11 Este tipo de registro como o série-série pode também atuar como um dispositivo de armazenagem temporário ou para guardar um tempo em circuitos que necessitam de uma demora entre duas atividades. O tempo de demora varia com a freqüência dos pulsos do relógio. Estão disponíveis para este registro bidirecional de alta velocidade circuitos integrados tais como o TTL 74LS194 ou 74LS185 ou o CMOS 4025 como dispositivos de 4 bits. Estes CIs podem são universais pois podem ser usados como série-série, sérieparalelo, paralelo-paralelo com troca para a esquerda ou para a direita. 3.6 Contadores em anel (Ring counters) Vimos até agora que se aplicarmos um sinal série em um shift register obteremos a mesma sequência de dados do último flip-flop após um certo número de ciclos do relógio criando assim uma demora do sinal original. Mas e se nós ligarmos a saída do shift register de volta na entrada o que poderemos obter? Se fizermos isso teremos um laço fechado que recircula os dados pelo laço e esta é a operação principal de um contador de anel. Vamos iniciar o estudo destes contadores pelo de 4 bits. 3.6.1 Contador de anel de 4 bits Vemos na Figura 3.12 o esquema deste contador. Neste exemplo o contador de anel recirculará as mesmas formas de dados entre os 4 flip-flops sempre a cada quatro ciclos e enquanto os pulsos forem aplicados. Figura 3.12 Mas para fazer os dados fazerem estes ciclos contínuos devemos primeiro carregar o contador com a forma correta dos dados, pois uma lógica de todos zeros ou de todos uns em cada pulso de relógio tornaria o contador de anel inválido. Página 19 de 36

Para que este contador opere corretamente ele deve começar com o primeiro flipflop (FF1) no estado de lógica 1 e todos os outros em lógica 0 mas para conseguir isto devemos primeiro aplicar um sinal de Clear (Limpar) em todos os flip-flops para resetar todas as suas saídas para uma lógica 0 e depois fazer um pulso de pré-ajuste (preset) à entrada do primeiro flip-flop antes que o pulso de relógio seja aplicado. Com esta operação colocamos um valor de lógica 1 ao contador de anel. O contador de anel que vimos na Figura 6.1 é também conhecido como contador MOD-4 pois tem 4 estados diferentes e cada flip-flop tem uma freqüência igual a um quarto da freqüência do relógio principal. O Módulo de um contador é o número de estados ou seqüências que o contador conta antes de se repetir e pode-se fazer com que um contador de anel produza uma saída de qualquer número de módulos. O contador necessitará um número N de flip-flops para ser Módulo N. Por exemplo, uma contador Módulo 8 necessita 8 flip-flops. 3.6.2 Contador de anel Johnson Vamos ver um contador que tem a mesma idéia básica do contador de anel mas com uma saída inversa!q no último flip-flop que é conectado de volta para o primeiro flipflop como vemos na Figura 3.13. Este contador toma o nome de contador de anel Johnson. Figura 3.13 A principal vantagem deste contador é que ele necessita somente a metade da quantidade de flip-flops quando comparamos com o contador de anel e assim seu módulo é cortado pela metade. A inversão do Q antes da realimentação para o primeiro flip-flop faz com que o contador conte de uma forma diferente, ou seja, ao invés de contar por um conjunto de formatos fixo como no contador de anel, este contador conta em sentido para cima e depois para baixo pois a lógica inicial 1 passa por ele para a direita substituindo a lógica anterior 0. Um contador de anel Johnson de 4 bits passa blocos de quatro lógicas 0 para a direita e depois quatro lógicas 1 produzindo dessa maneira um padrão de 8 bits. Como a saída!q é conectada com a entrada D este padrão de 8 bits se repete continuamente. Por exemplo. 1000, 1100, 1110, 1111, 0111, 0011, 0001, 0000, como vemos pela tabela abaixo. Página 20 de 36

FF1 FF2 FF3 FF4 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 0 Além de contar os contadores podem ser também usados para detectar ou reconhecer diversas formas de valores numéricos. Conectando portas lógicas simples tais como a AND ou OR nas saídas dos flip-flops o circuito fica coma capacidade de detectar um conjunto de números ou um valor. Também podem ser usados contadores Johnson de 2, 3 e 4 estágios para dividir a freqüência de um sinal de relógio variando as conexões de realimentação. Um contador Johnson de 3 estágios pode também ser usado como gerador de onda quadrada com desvio de fase de 120. Isto pode ser feito conectando as saídas de FF1, FF2 e NOT-B. Encontra-se o contador Johnson padrão CD4017 que é usado como um circuito contador de décadas de 5 estágios. Abaixo na Figura 3.14 vemos o esquema de um gerador de quadratura que é um circuito de 2 estágios oscilador/gerador e é usado para produzir 4 saídas que estão desviadas em fase por 90. Figura 3.14 Todas as quatro saídas de A até D estão com suas fases desviadas em 90. Este componente pode ser usado para alimentar um motor de passo. A velocidade de um motor de passo depende da freqüência de relógio e se necessita de um circuito adicional para acionar o motor devido à corrente necessária. Estes contadores estão disponíveis em formato TTL e CMOS. Neste formato temos o CD4017 e o CD 4022. Página 21 de 36

Exercícios 9. Um flip-flop D previne o estado indeterminado do flip-flop SR a. Afirmação incorreta b. Afirmação indevida c. Afirmação correta d. Afirmação dúbia 10. Os Registros de trocas (shift registers) consistem em diversos flip-flop D ligados juntos a. A afirmação não é clara b. Afirmação correta c. A afirmação não é correta d. Esta afirmação não devia ser feita 11. Os flip-flop D não podem ser usados como memória porque têm um só bit a. Afirmação correta b. Afirmação incorreta c. A afirmação não está completa d. a afirmação não está bem feita 12. O SISO pode ser usado como: (pode escolher mais de uma resposta) a. Para ficar no lugar do dente do siso b. Um dispositivo de guarda temporária c. Um dispositivo de demora d. Nenhuma resposta está correta 13. A sigla PISO representa; a. Um piso de residência b. Um registro sério c. Um piso inacabado d. Um registro série-paralelo 14.PIPO é: a. Um registro sem dados b. Um registro sem graça c. Um registro temporário de dados d. Um registro de pipas Página 22 de 36

4. Flip flop de balanço (Toggle flip-flop) Um flip flop Tipo T ou de balanço é basicamente um flip-flop tipo J-K com suas entradas juntadas em uma só resultando em um componente com somente duas entradas, a entrada de balanço e a entrada de controle do relógio. Se ligarmos dois flipflops tipo T em série, a frequência de entrada inicial será dividida por 2 pelo primeiro flipflop e depois dividida por 2 de novo pelo segundo flip-flop, produzindo uma frequência de saída que foi dividida por 4. Dessa maneira sua saída se torna um quarto do valor da sua frequência de relógio original de entrada. Cada vez que acrescentamos mais um flip-flop Tipo T à saída nós dividimos a freqüência de saída do relógio por 2 e podemos produzir uma frequência de saída 2n onde n é o número de flip-flops que instalamos em série na sequência. Então o flip-flop de balanço é um flip-flop disparado pelo flanco e atua como divisor por 2 baseado no flip-flop RS e podem ser disparados para chavear seja no flanco de subida ou de descida do sinal de entrada do relógio. 4.1 Contador divisor por 8 Vemos na Figura 4.1 este flip-flop. Figura 4.1 Este tipo de contador é conhecido também como Contador Binário Assíncrono de 3 bits, que vemos ser a saída de QA até QC de 3 bits de largura, o que é uma conta binária de 0 a 7 para cada pulso do relógio, com a saída de cada flip-flop sendo o sinal de entrada do próximo sinal. Este arranjo é comumente chamado de assíncrono, pois cada sinal de relógio ocorre independentemente. Como cada contador conta sequencialmente para cima de 0 até 7 este tipo de contador é também conhecido como contador para frente ou ascendente, mas existem também contadores descendentes ou para baixo Vemos na tabela seguinte a tabela verdade para este contador. Ciclo de relógio Forma do bit de saída QC QB QA 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 0 6 1 1 0 7 1 1 1 Página 23 de 36

Podemos colocar qualquer quantidade de flip-flops em série como um contador binário divisor por n sendo n o número de estágios contadores usados e que são também chamados de módulos contadores. Um contador com 3 flip-flops como o da figura contará de 0 até 7 ou 2 3 8 vezes ou seja 8 saídas diferentes representando os números de 0 até 7 que é chamado de MOD-8 (módulo 8). Um flip-flop de 4 contadores contará então 15 números decimais dados por: 2 4 16 ou de 0 até 15 que é chamado de MOD-16 (módulo 16). Estes contadores multi bit assíncronos ligados em série da forma mostrada são chamados de divisores. São encontrados no comércio como CIs padrão como 74LS393 para 4 bits e também em outros formatos. Estes circuitos divisores apresentam uma pequena demora entre o recebimento do sinal e a saída devido ao circuito interno das portas. Esta demora é chamada de demora da propagação e em alguns casos pode apresentar contagens erradas na saída. Em grandes circuitos esta demora de todos os estágios pode ser somada e dar uma soma das demoras no fim da cadeia e esta é a razão porque os contadores assíncronos não são usados para contagens de alta frequência com grande número de bits. Dessa forma quanto mais contadores assíncronos são colocados menor será a máxima freqüência de operação. Para evitar este problema de demora da propagação foram desenvolvidos os Contadores Síncronos que veremos adiante. Antes vamos falar dos contadores de décadas. 5. Contador de décadas Vimos no item anterior os contadores binários assíncronos. Vamos ver agora os contadores especiais que contam menos que seu estado de saída máximo forçando o contador a resetar o contador para zero a um valor pré determinado chamado de sequências truncadas. Se tomarmos o contador MOD-16 e o modificamos com portas lógicas adicionais ele pode ser produzido para dar um contador de década que pode ser usado como um contador decimal padrão em um circuito de cálculo aritmético. Estes são os contadores conhecidos como Contadores de Décadas. Este contador necessita a resetagem para zero quando a saída atingir um valor decimal de 10, ou seja, quando DCBA no contador da Figura 5.1 abaixo for igual a 1010 e o realimenta para a entrada de reset. Um contador com uma seqüência de contagem do binário 0000 ou BCD = 0 até 1001 ou BCD = 9 é conhecido como contador de década BCD, pois seu estado de seqüência é o de um código BCD mas também existem contadores binários disponíveis. Vemos na Figura 5.1 um contador assíncrono de décadas. Figura 5.1 Página 24 de 36

O contador conta para cima em cada flanco de subida do sinal do relógio a partir de 0000 até que ele atinja uma saída de 1010 ou decimal 10. Ambas saídas QB e QD estão agora igual à lógica 1 e a saída da porta NAND muda seu estado de uma lógica 1 para 0 e cujas saídas estão também conectadas às entradas CLEAR (LIMPAR) de todos os flipflops. Isto tem como resultado que todas as saídas Q são resetadas de volta para binário 0000 na contagem de 10. Uma vez QB e QD estando iguais à lógica 0 a saída do NAND retorna para o nível 1 e o contador recomeça de novo de 0000. Temos então um contador de década MOD-10. Vemos abaixo a tabela verdade para este contador. Contagem do relógio Forma do bit de saída Valor decimal QD QC QB QA 1 0 0 0 0 0 2 0 0 0 1 1 3 0 0 1 0 2 4 0 0 1 1 3 5 0 1 0 0 4 6 0 1 0 1 5 7 0 1 1 0 6 8 0 1 1 1 7 9 1 0 0 0 8 10 1 0 0 1 9 11 O contador reseta sua saída de volta para 0 6. Divisores de frequência A habilidade do contador de truncar as seqüências para produzir uma saída de dividir por N, significa que os contadores e em especial o contador de oscilação (ripple), podem ser usados como divisores de freqüência para reduzir a frequência alta de um relógio a um valor mais interessante para operar como um relógio digital ou para aplicações de temporização. Poderíamos, por exemplo, necessitar de tempos de 1 Hz para usar em um relógio digital. Poderíamos muito facilmente produzir uma onda quadrada de 1 Hz com um CI 555 mas a folha de dados do fabricante nos informa que pode existir um erro de 1-2% no tempo e de 2% nas baixas freqüências (dependendo do fabricante). Mas a baixas freqüências um erro de 1Hz não é muito bom. Entretanto a folha de dados também nos informa que à máxima freqüência de operação o 555 é de aproximadamente de 300kHz e um erro de 2% a esta freqüência tão alta poderia ser aceitável. Assim se escolhermos uma freqüência de tempo mais alta e um contador Mod-18 com 18 bits de oscilação podemos ter um sinal de tempo de precisão de 1Hz como mostrado abaixo na Figura 6.1. Página 25 de 36

Figura 6.1 Este é certamente um exemplo muito simples de como produzir freqüências precisas, mas usando osciladores a cristal de alta freqüência e divisores de freqüência de múltiplos bits, podemos criar geradores de freqüência de precisão mesmo para aplicações em música eletrônica e relógios. 7. Contadores síncronos Quando estudamos os contadores assíncronos em 4 acima vimos que a saída de um estágio do contador é ligado diretamente à entrada do próximo estágio e assim para todos os outros estágios do contador. Isto tem como resultado que o contador assíncrono sofre o que chamamos de demora da propagação. Nos contadores síncronos o sinal de relógio externo é ligado ao mesmo tempo para as entradas de todos os estágios que se sucedem na cadeia para cada um dos flip-flops individuais do contador. Dessa forma todos os flipflops recebem o sinal de relógio ao mesmo tempo, pois o sinal está em paralelo produzindo uma relação de tempo fixo para todos os estágios. Temos como resultado que em cada saída os bits mudam seu estado ao mesmo tempo sem oscilações e também, como consequência, sem demora de propagação. Vemos na Figura 7.1 o esquema de um contador síncrono de 4 bits. Figura 7.1 Podemos ver que os pulsos do relógio a serem contados são diretamente alimentados a cada um dos flip-flops J-K do contador e que ambas entradas J e K são unidas e que somente no primeiro flip-flop, ou flip-flop A, é alimentada a lógica 1 (nos assíncronos todos recebem a lógica 1), o que permite que o flip-flop oscile em cada pulso de relógio. Página 26 de 36

As entradas J e K do flip-flop B são ligadas à saída Q do flip-flop A, mas as entradas J e K dos flip-flops C e D são acionadas pelas portas AND (E) que também são alimentadas com sinais da entrada e saída dos estágios anteriores. Se nós habilitarmos cada flip-flop J-K para oscilar (toggle) baseado em que todas as saídas Q ou não dos flipflops anteriores estejam em ALTO, nós podemos obter a mesma sequência de contagem do circuito assíncrono, mas sem o efeito de oscilação pois cada flip-flop neste circuito recebeu o sinal de relógio simultaneamente. Assim não existe demora de propagação nos contadores síncronos, pois os estágios do contador são alimentados em paralelo o que tem como resultado que este contador tem um freqüência de operação mais alta do que os assíncronos. Devido que estes contadores contam sequencialmente em cada pulso do relógio a contagem de saída é para cima ou de 0 (0000) até 15 (1111). Dessa forma este contador recebe também o nome de Contador Ascendente de 4 bits. Os contadores podem contar seja quando recebem o sinal de relógio pelo flanco ascendente ou descendente o que dá como resultado uma contagem única quando o estado de entrada do relógio se modificar. Os contadores síncronos contam geralmente no flanco ascendente da onda. Este é o flanco que vai de 0 para 1 na transição do sinal de relógio dos contadores assíncronos contam geralmente no flanco descendente do sinal de relógio. Veja a Figura 7.2 abaixo que esclarece este ponto. Figura 7.2 Pode parecer esquisito que todos os contadores assíncronos contem com o flanco descendente do sinal mas isto é mais fácil para enlaçar os contadores devido que o bit mais significativo de um contador pode acionar a entrada de relógio do próximo flip-flop. Este modo funciona, pois o próximo bit deve mudar de estado de alto para baixo e este ponto é o quando ocorre o levar (carry) para o próximo bit. Os contadores síncronos têm geralmente, um pino para carry-in (levar para dentro) e carry-out (levar para fora) para o enlaçamento a fim de eliminar as demoras de propagação. 8. Contadores descendentes Como fazemos a contagem para cima ou ascendente também necessitamos as vezes fazer a contagem inversa ou descendente a partir de um determinado número. Este tipo de contador toma o nome de contador descendente e a saída é ativada quando um determinado número menor ou um 0 for alcançado. No contador binário BCD a contagem diminui por 1 para cada pulso do relógio quando iniciamos de um ponto determinado. Existem no mercado CIs que fazem a contagem dual para cima ou para baixo tais como o TTL 74LS193 ou o CMOS CD4510. Na Figura 8.1 vemos o esquema de um contador descendente de 4 bits. Nesse contador a saída de cada flip-flop muda de estado no flanco descendente da entrada de relógio que é disparado pela saída!q do flip-flop anterior em lugar da saída Q que é a configuração para saída ascendente. Página 27 de 36

Figura 8.1 Neste contador a saída de cada flip-flop muda de estado no flanco de descida ou de 1 para 0 da entrada do sinal de relógio que, por sua vez, é disparado pela saída!q do flip-flop anterior. Vemos que isto é o contrário da configuração para cima o que tem como resultado que a contagem da 0 para 1. 9. Contador bidirecional Como último exemplo de estudo dos contadores vamos ver o contador bidirecional. Como vimos tanto o contador síncrono como o contador assíncrono são capazes de contar para cima como para baixo, mas existe um contador que podemos chamar de contador universal que conta em ambas direções. A estes contadores damos o nome de contadores bidirecionais. Vemos na Figura 9.1 um esquema deste contador. Figura 9.1 A possibilidade desta contagem em ambas direções é devida a um sinal adicional de entrada como vemos indicado na figura acima. Atualmente estes contadores são incorporados em CIs padrão que podemos encontrar no comércio tais como o TTL 74HC190 e o CMOS 4029. 10. Latch transparente de dados Neste nosso estudo vamos estudar um último flip-flop. Os latches de dados são dispositivos muito úteis na construção de circuitos de computador e na eletrônica. Eles podem ser projetados para ter altas impedâncias de saída em ambas saídas Q e!q para reduzir o efeito das impedâncias nos circuitos quando usá-los como buffers, portas de I/O, acionamentos de barramentos bidirecionais ou acionadores de displays. Mas certamente um latch de 1 bit não é muito prático para uso e então podemos usar ICs disponíveis no mercado com 4, 8, 16 ou 2 latches individuais em um único chip, como por exemplo, o 74LS373 que é um latch transparente de dados de 8 latches. Página 28 de 36

Damos abaixo na Figura 10.1 um diagrama funcional do latch de 8 bits com um CI de saída triestado de 8bits. Figura 10.1 Os CIs com latches individuais são latches chamados transparentes significando que quando a entrada de relógio (Clk) está em nível alto as saídas Q seguem as entradas D e o latch parece estar transparente conforme os dados passam por ele. Quando os sinais de relógio estão em nível baixo a saída está chaveada no nível dos dados que estavam presentes antes da modificação do sinal de entrada do relógio. Exercícios 15. Um flip-flop de balanço é basicamente um flip-flop J-K. a. Esta afirmação é completamente errada b. Esta afirmação é dúbia c. Esta é uma meia verdade d. Esta afirmação é correta 16.Um contador de década é: a. Um contador simples b. Um contador de dez histórias c. Um contador assíncrono binário que conta de 0 a 9 d. Um contador multiplicado por 10 17. Um divisor de freqüência é: a. Um contador que produz uma saída que é 1/n do sinal de entrada b. Um contador inverso da saída c. Um contador divertido d. Um contador de décadas invertido 18. Um contador síncrono é: a. O mesmo que um contador binário b. O mesmo que um assíncrono mas com menos ruído c. Um contador com menos tempo de demora do que o assíncrono d. Com mais tempo de propagação Página 29 de 36