Eletrônica Digital para Instrumentação. Herman Lima Jr.

Transcrição

1 G03 Eletrônica Digital para Instrumentação Prof: Centro Brasileiro de Pesquisas Físicas Ministério da Ciência, Tecnologia e Inovação (MCTI)

2 Parâmetros de circuitos integrados lógicos

3 Dispositivos TTL A B NAND

4 Circuitos integrados lógicos (TTL) (a) Com a saída TTL em nível BAIXO, Q 4 atua drenando corrente da carga. (b) Com a saída em nível ALTO, Q 3 atua fornecendo corrente para a carga.

5 Circuitos integrados lógicos

6 Circuitos integrados lógicos (TTL)

7 Circuitos integrados lógicos Três condições de saída: 1, 0 e tri-state (Z)

8 Circuitos integrados lógicos Buffers tri-state não inversores

9 Circuitos integrados lógicos (a) Buffers tri-state usados para conectar sinais a um barramento comum. (b) Condições para transmitir o sinal B para o barramento.

10 Famílias TTL

11

12 Compatibilidade entre famílias lógicas

13 Circuitos integrados lógicos Encapsulamentos típicos de CI s (Texas Instruments)

14 * Texas Instruments

15 * Texas Instruments

16 Avanço da Tecnologia TTL FPGA 14 nm Dimensão do transistor e Quantidade de transistores por área ao longo dos anos

17 Avanço da Tecnologia - exemplos CycloneIV (2) CycloneV (2) Tecnologia Função Lógica 74LS08 (1) 1966 L ~ nm (5,0V) 4 portas lógicas AND Tecnologia Lógica programável 2009 L = 60 nm (1,2V core voltage) LEs (>343k portas) 2011 L = 28 nm (1,1V core voltage) até LEs (>900k portas) Velocidade 45MHz Velocidade (clock) < 437 MHz < 625 MHz Memória - Memória < 6 Mb < 12 Mb Multiplicadores Pinos de I/O I/O programável Preço unitário (US$) - 12 NÃO US$0,22 (> 1k) Multiplicadores Pinos de I/O I/O programável Preço unitário (US$) < 266 (18 bits X 18 bits) < 532 SIM US$ 11,95 (menor dispositivo) < 684 (18 bits X 18 bits) < 560 SIM US$ 34,81 (menor dispositivo) (1) Texas Instruments (2) Altera

18 Lógica Programável Célula lógica típica de uma FPGA (Logic Element)

19 Circuitos sem memória e com memória combinacional sequencial

20 Diagrama genérico de um circuito digital Menor elemento de memória: FLIP-FLOP IN CLOCK OUT

21 Símbolo de um Flip-Flop e os dois estados de saída possíveis * O termo estado do flip-flop sempre faz referência à saída NORMAL (Q).

22 FF S-C com portas NAND Os dois estados estáveis possíveis quando SET=CLEAR=1 Ao se ligar um FF, existem chances iguais do estado inicial ser baixo e alto. Fatores como atrasos internos de propagação, capacitâncias parasitas e carga externa definem o estado inicial. O FF S-C NAND opera com pulsos ativos em nível baixo nas entradas SET e CLEAR. A B NAND O estado atual das saídas depende do que ocorreu anteriormente nas entradas SET e CLEAR.

23 Pulsando a entrada SET para o nível baixo (a) Q=0 antes do pulso na entrada SET; (b) Q=1 antes do pulso na entrada SET. A B NAND Nos dois casos a saída Q termina em nível ALTO.

24 Pulsando a entrada CLEAR para o nível baixo (a) Q=0 antes do pulso na entrada CLEAR; (b) Q=1 antes do pulso na entrada CLEAR. A B NAND Nos dois casos a saída Q termina em nível BAIXO.

25 Tabela-verdade do FF S-C com portas NAND Q 0 é o estado anterior Q 0 A B NAND O caso em que SET=CLEAR=0 produz resultados imprevisíveis, uma vez que as duas saídas serão forçadas para nível alto. NAO SE UTILIZA O LATCH NESTA CONDIÇÃO.

26 Sinais de clock circuitos síncronos h Duty Cycle D (%) = h 100 T T(s) Frequência F (Hz) = 1 T(s)

27 Flip-Flop síncrono com entrada de clock (CLK) (a) por borda de subida do clock (b) por borda de descida do clock As entradas de controle determinam o efeito da transição ativa do clock.

28 Setup Time e Hold Time 50% da amplitude máxima

29 (a) Flip-flop SC síncrono com a borda positiva do pulso de clock; (b) Tabela-verdade; (c) Forma de onda típica.

30 Flip-flop JK síncrono com a borda positiva do clock única diferença em relação ao FF S-C NOR

31 Registrador de deslocamento de quatro bits com flip-flop JK DATA IN J X 3 J X 2 J X 1 J X 0 K K K K PULSOS DE DESLOCAMENTO

32 Contador binário de três bits (módulo 8) com flip-flop JK

33 Flip-flop tipo D síncrono com a borda positiva do clock

34 Descrição VHDL de um flip-flop D síncrono com a borda positiva do clock dff RST

35 Transferência de dados paralela utilizando flip-flop D princípio de circuitos SÍNCRONOS

36 Atraso de propagação em FFs síncronos Atraso de tempo entre a transição ativa do clock e o instante em que a saída comuta.

37 Flip-flop D sincronizando a transmissão de um sinal de clock

38 Transferência serial de dados de um registrador X para um registrador Y

39 Microprocessador transferindo dados para um registrador externo

40 Flip-Flops em FPGAs Bloco Lógico (LE) da família Cyclone IV (Altera).

41 Registrador de deslocamento em anel de 4 bits com flip-flop D

42 Registrador em anel - VHDL entity shift_reg is port(clk : in bit; q : out bit_vector(3 downto 0)); architecture vhdl of shift_reg is signal ser_in : bit; begin process(clk) variable ff : bit_vector(3 downto 0); begin if (ff(3 downto 1) = 000 ) then ser_in <= 1 ; -- auto início else ser_in <= 0 ; end if; clk q3 q2 q1 q0 if (clk event and clk= 1 ) then ff := (ser_in & ff(3 downto 1)); -- deslocamento p/direita end if; ser_in ff3 ff2 ff1 q <= ff; q3 q2 q1 q0 end process; end vhdl;

43 Decodificador

44 Decodificador 3 pra 8

45 Codificador

46 Codificador Octal para Binário (8 pra 3) Apenas uma entrada deve ser ativada de cada vez.

47 Multiplexador SELEÇÃO

48 Implementação do multiplexador de 2 entradas

49 Implementação do multiplexador de 4 entradas

50 Demultiplexador

51 Demultiplexador de 1 pra 8