Flip-Flops, Registros e Contadores

Transcrição

1 Flip-Flops, Registros e Contadores 1 D latch 2

2 Operação do D-latch se C=1 a saída acompanha a entrada se C=0 a saída mantém estado anterior não pode ser usado em circuitos síncronos: leitura e escrita no mesmo ciclo de relógio. Ex: inadequado para shift-register 3 D-latch: Parâmetros de Tempo Propagation delay (de C ou D para Q) Setup time (preparação de D antes da descida de C) Hold time (manutenção de D após a descida de C) -manutenção de D -preparação de D 4

3 Edge-triggered D: comportamento 5 D flip-flop: Parâmetros de Tempo Propagation delay (de CLK) Setup time (D antes CLK) Hold time (D após CLK) 6

4 T flip-flops Importante para contadores 7 Oscilações em Chaves (Bounce) 8

5 Circuito Anti-Bounce 1 9 Circuito Anti-Bounce 2 Possui níveis estáveis na saída (VOL, VOH) 10

6 Contadores Circuito sequencial cujo diagrama de estado é um ciclo simples. EN EN EN RESET EN EN EN EN EN EN EN EN EN EN 11 Assíncrono Tipos de Contadores saída de um FF é o sinal de clock para FF seguinte (ripple counter) Síncrono mesmo sinal de relógio para todos os FFs Tipos: enable serial ou paralelo 12

7 Contador Assíncrono-Ripple Counter Cada FF troca de estado quando o FF anterior vai de 1 0 o MSB só troca quando todos trocam de 1 0 : onda de propagação q3 q2 q1 q Delay de Propagação provoca estados espúrios nos contadores TP TP4 TP3 TP2 TP Estados espúrios fi

8 Contadores Assíncronos TTL Série 749x Dividem por 2 e por n/2 7490: 2, 5, : 2, 6, : 2, 8, 16 Q0 2 sinal em CP0 Q3 n/2 sinal em CP1 Ligando Q0 a CP1 n MS1 MS2 MR1 MR2 CP0 CP1 Q3 Q2 n Q Count 7490 Output QD QC QB QA 0 L L L L 1 L L L H 2 L L H L 3 L L H H 4 L H L L 5 L H L H 6 L H H L 7 L H H H 8 H L L L 9 H L L H 7490 Reset e Set Output MR01 MR02 MS1 MS2 QD QC QB QA H H L X L L L L H H X L L L L L X X H H H L L H X L X L L X L X L X X L X L L X Count Count Count Count Saída não simétrica Count 7493 Output QD QC QB QA 0 L L L L 1 L L L H 2 L L H L 3 L L H H 4 L H L L 5 L H L H 6 L H H L 7 L H H H 8 H L L L 9 H L L H 10 H L H L 11 H L H H 12 H H L L 13 H H L H 14 H H H L 15 H H H H Count 7492 Output QD QC QB QA 0 L L L L 1 L L L H 2 L L H L 3 L L H H 4 L H L L 5 L H L H 6 H L H L 7 H L H H 8 H L L L 9 H L L H 10 H H H L 11 H H H H 7492/3 Reset Output MR01 MR02 QD QC QB QA H H L L L L L X Count X L Count Binários fora de sequência 16

9 Exemplo de Divisor por 9 Reset a 0 quando Qi = 9 CP1 CP2 Q2 TP2 74LS90 MS1 Q3 MS2 MR1 Q2 MR2 CP0 CP1 Q0 TP1 TP TP1 17 Implementação de Divisores Fatorando N N= N1 x N2 x...x Nk CP1 CP2 Q2 74LS90 MS1 Q3 MS2 MR1 Q2 MR2 CP0 CP1 Q0 74LS90 MS1 Q3 MS2 MR1 Q2 MR2 CP0 CP1 Q0 74LS90 MS1 Q3 MS2 MR1 Q2 MR2 CP0 CP1 Q

10 Implementação de Divisores N representado em base qualquer N= N1 x B 0 + N2 x B 1...x Nk x B k-1 Útil para divisor por números primos: 97, 53, 17, etc Contadores contam livremente até o valor da base Reset depende das saídas de todos os contadores 19 Divisor por 97, base 10 TP1 CP1 CP2 Q2 74LS90 MS1 Q3 MS2 MR1 Q2 MR2 CP0 CP1 Q0 74LS90 MS1 Q3 MS2 MR1 Q2 MR2 CP0 CP1 Q0 TP2 N= 7 x x 10 1 TP TP1 20

11 Divisor por 125, base 16 CP1 CP2 Q2 TP2 74LS93 MR1 MR2 CP0 CP1 Q3 Q2 Q0 74LS93 MR1 MR2 CP0 CP1 Q3 Q2 Q0 TP3 5V N= 13 x x 16 1 TP TP2 21 LSB Contador Síncrono lógica de enable serial MSB 22

12 LSB Contador Síncrono Lógica de enable paralela: mais rápido MSB 23 74x163 MSI 4-bit counter 24

13 74x163 diagrama lógico interno Portas XOR fazem função Toggle se EN=1 Estrutura de Mux para load Todas as operações sinronizadas com CK 25 Operação do Contador Divide por 16 Conta se ENP e ENT ativos. Load prevalece sobre contagem Clear prevalece sobre contagem e Load Todas operações ocorrem na subida de CLK. RCO=1 quando ENT = 1 e Count = 15; é usada para cascatear contadores. 26

14 Contador (4 bits) Contagem Livre divide-by-16 counter 27 Sequência de Contagem Modificada Load 0101 (5) após Count = 15 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 5, 6, divide-by-11 counter 28

15 Outro Modo Clear após Count = 1010 (10) 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 0, 1, 2, 3, módulo-11 ou divide-by-11 counter 29 Contagem de 3 a 12 30

16 Contadores em cascata RCO (ripple carry out) vai a 1 no estato 15, se ENT = 1 31 Decodificando estados da contagem binária não há glitches devido ao contador (síncrono) 32

17 Formas de onda da decodificação Há glitches devido às saídas do decodificador (5,6,7) que têm diferentes delays Glitches podem ou não ser um problema. 33 Saídas livres de Glitches Saídas atrasadas (armazenadas) de um pulso de clock. Outra solução: enable decoder =clock => saída do decodificador só no segundo semi-ciclo do relógio 34

18 Decodificação de Estado do Contador Assíncrono : com e sem glitches V1 CP1 CP2 Q2 TP9 V2 5V +V U1 74LS93 MR1 Q3 MR2 Q2 CP0 CP1 Q0 U2 74F138 74LS138 A2 A1 A0 E3 E2 E1 U3 74F138 74LS138 A2 A1 A0 E3 E2 E1 Q7 Q6 Q5 Q4 Q3 Q2 Q0 Q7 Q6 Q5 Q4 Q3 Q2 Q0 Estados com glitches EN=1 TP1 Estados sem Glitches EN=CLOCK_HIGH TP5 TP2 TP6 TP3 TP7 TP4 TP8 35 Decodificação de Estado do Contador: com e sem glitches Formas de Onda TP TP8 TP7 TP6 TP5 TP4 TP3 TP2 TP1 de 01 para 10 ocorre 00 de 11 para 00 ocorre 10 36

19 Outros Contadores Síncronos Série 7419X - Contadores UP/DOWN clock e select(up/down) BCD, binário, 16 2 sinais de relógio: clock_up e clock_down BCD, binário, Sincronizando Sinal Assíncrono SYNCIN é sincronizado com o sistema síncrono, garantindo que qualquer alteração só ocorrerá na transição positiva do relógio 38

20 Registros de Múltiplos bits 74x bit (octal) 74x374 3-state output 40

21 Registros de 8 bits 74x273 clear síncrono 74x377 clock enable 41 Latch de 8 bits 74x373 Output enable Latch-enable input C ou G Registro X Latch, qual a diferença? Registro: comportamento edge-triggered Latch: saída segue entrada quando G=enable Latch não pode ser usado em circuitos síncronos!!! 42