Os sistemas combinacionais a saída depende exclusivamente das condições das entradas, portanto o sistema não possui memória interna.

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1 AULA 1 Introdução aos Sistemas Seqüenciais pg. 111 a SISTEMAS COMBINACIONAIS Os sistemas combinacionais a saída depende exclusivamente das condições das entradas, portanto o sistema não possui memória interna. 2. SISTEMAS SEQÜENCIAIS Um sistema no qual a sua saída futura depende não somente das entradas presentes como também do estado atual é chamado de sistema seqüencial. Os sistemas que operam no modo seqüencial podem ser sistemas síncronos onde a resposta de saída só se modifica ao comando de um sincronismo ou assíncrono, onde a resposta se modifica conforme a chegada dos sinais nas entradas do sistema e do tempo de propagação destes por cada bloco lógico. Um sistema seqüencial é uma máquina de estados cuja saída depende do estado atual do sistema e das entradas externas. Os estados atuais definidos como estados internos são armazenados na memória do sistema e é conhecido como a memória de estado. O circuito evolui de estado lógico para o próximo estado ou estado futuro pela combinação da entrada externa com o estado lógico da memória. Este novo estado passa a ser o estado atual e é armazenado na memória do sistema, assim alterando o estado lógico da memória. Para uma seqüência de eventos, o sistema executa uma seqüência de estados. Como a memória é finita o número de diferentes estados que o circuito pode percorrer será um número finito de estados. MODELO GERAL Máquina Seqüencial (Sincrona) Modelo Geral Externas U(k) Circuito Combinatório Saídas Atuais Z(m) Estado Atual Estado Futuro +1 n bits n = número de k = número de CLK m = número de Um circuito que possui memórias internas implementadas através de circuitos de memórias chamados de flipflops é capaz de realizar diversos tipos de aplicações, pela associação deles. 2.1 Exemplos de sistemas seqüenciais Pág. 1

2 Contadores; Registradores; Células de memórias; Outros. a) Classifique os itens abaixo em seqüenciais ou combinacionais. Sistemas Portas Lógicas Codificador Demultiplex Registrador Flip-flop Decodificador Somador/Subtrator Contador s Estáticas Unidade Lógica Aritmética Tipos combinatória Seqüencial 3. Modos de operações de um sistema seqüencial. Os modos de operações dos sistemas seqüenciais são: 3.1 Modo Seqüencial Assíncrono São circuitos seqüenciais 3.2 Modo Seqüencial Síncrono São circuitos seqüenciais 3.3 Relógio 4. MODELOS DE DESCRIÇÕES DE SISTEMAS Para os modos de operação síncronos e assíncronos, dois modelos podem descrever o comportamento dinâmico dos sistemas. São eles: modelo de Mealy e de Moore. Vamos trabalhar somente com sistemas seqüenciais síncronos. Pág. 2

3 SISTEMAS SEQUENCIAIS SÍNCRONOS MODELOS DE MOORE E MEALY (Caracterização) Modelo de Moore: Circuito no qual as saídas são funções diretas dos estados. Externas Est. Seguinte) Máquina de MOORE (ES) Saídas Atuais (EA) (Flip-Flops) Saída) CK Modelo de Mealy: Circuito no qual as saídas são funções dos estados e das entradas. Externas Est. Seguinte) (ES) (Flip-Flops) (EA) Saída) Saídas Atuais CP Nota: Em geral, os circuitos de Moore apresentam uma maior simplicidade na geração das saídas, enquanto os circuitos de Mealy conduzem a um menor número de estados e à eventual redução do número de FFs necessários. Pág. 3

4 5. Elemento de memória - Latch primitivo SC NOTAS DE AULAS NE SISTEMAS Digitais II Este é um elemento conhecido como Latch (circuito capaz de armazenar um ou mais bits), sendo: S = Set (carrega) e C = Clear (Limpa), utilizado como memória temporária(latch). A lógica deste elemento é descrita por uma tabela da verdade, cujas entradas são S e C mais o seu estado interno definem o estado futuro e a saída. a) Circuito Latch NE b) Tabela dinâmica de estados do SC S C S C > Estado Futuro. -> Estado Atual. P -> Condição Proibida. c) Tabela da verdade do SC d) Equação de estados S C SC = e) Tabela de transição do latch SC f) Representação por diagrama de estados do SC S C g) Formas de Ondas Exercícios Recomendados Repetir para o latch NOU. Pág. 4

5 IMPLEMENTAÇÃO EM VHDL NOTAS DE AULAS NE SISTEMAS Digitais II -- LATCH_NAND ENTITY aula_1 IS PORT( s,c : IN BIT; q : BUFFER BIT); END aula_1; ARCHITECTURE a OF aula_1 IS PROCESS (s,c) IF s = '0' THEN q <= '1'; -- set Q assincrono ELSIF c = '0' THEN q <= '0'; -- reset Q assincrono ELSE q <= q ; -- guarda Q END IF; END PROCESS; END a; USE ieee.std_logic_1164.all; ENTITY latch_ne_estrutural IS PORT( s, c: IN BIT; -- variaveis de entrada q,qn : BUFFER BIT); -- saídas END latch_ne_estrutural; ENTITY mynand2 IS Port(i1, i2 : IN BIT; o: OUT BIT); END mynand2; ARCHITECTURE Structural OF mynand2 IS o <= NOT(i1 AND i2); END Structural; ARCHITECTURE Structural OF latch_ne_estrutural IS COMPONENT mynand2 PORT( i1, i2: IN BIT; o: OUT BIT); END COMPONENT; U1: mynand2 port map(s,qn,q); U2: mynand2 port map(c,q,qn); END Structural; Pág. 5