Centro Federal de Educação Tecnológica de Pelotas CEFET-RS. Aula 09. Projeto de Blocos Seqüenciais. Prof. Sandro Vilela da Silva

Transcrição

1 Centro Federal de Educação Tecnológica de Pelotas CEFET-RS Projeto Físico F Digital Aula 9 Projeto de Blocos Seqüenciais Prof. Sandro Vilela da Silva sandro@cefetrs.tche.br

2 Copyright Parte dos slides foram realizados a partir: dos slides elaborados pelo Prof. Jan Rabaey da Universidade de Berkeley, que se encontram na página p relativos ao capítulo 7 de seu livro Digital Integrated Circuits, Prentice- Hall,, 996. dos slides elaborados para a disciplina de Concepção de Circuitos Integrados da UFRGS, preparadas pelo Prof. Dr. Ricardo Reis. slide 8.2

3 Combinacional x Seqüencial Lógica Combinacional: Os sinais de saída são resultados de uma combinação lógica dos sinais de entrada atuais Lógica Seqüencial: Os sinais de saída são resultados não apenas dos sinais de entrada atuais, mas também de sinais anteriores A B C D S Entrada Lógica Combinacional Saída memória S = f(a,b,c,d) Memória para armazenar o estado anterior do circuito slide 8.3

4 Circuitos Seqüenciais Os elementos de memória podem ser implementados de duas formas: realimentação positiva circuitos estáticos; circuitos multivibradores astável osciladores (gerador de clock) monoestável biestável Flip-flop Latch por armazenamento de cargas circuitos dinâmicos slide 8.4

5 Circuitos Seqüenciais Estáticos Realimentação Positiva: Dupla Estabilidade Vo Vi2=Vo Vi Vo=Vo2 Vo2 Vi Vo2 Vi2=Vo A C Pontos de operação B Vi=Vo2 Um ou mais sinais de saída são intencionalmente conectados nas entradas slide 8.5

6 slide 8.6 Circuitos Seqüenciais Estáticos Latch SR Latch SR S R S S R R S R S R S R Diagrama Esquemático Símbolo Lógico Tabela de Estados

7 Circuitos Seqüenciais Estáticos Latch JK J n K n n+ J K S R J K n n Diagrama Esquemático Símbolo Lógico Tabela de Estados Soluciona o problema do estado proibido Para funcionar corretamente, a duração do ciclo do relógio deve ser menor que o tempo de propagação. Problema de competição (race) quando J = K = slide 8.7

8 Problema de Competição (race) t loop t D t A natureza transparente do latch pode causar o problema de race O sinal pode ser realimentado em D durante = A ciclo deve ser menor que o tempo de propagação do loop A solução ao problema de race são os FF Mestre-Escravo (Latch é um Flip-Flop transparente) slide 8.8

9 Circuitos Seqüenciais Estáticos Flip-Flop Flop JK Mestre-Escravo Mestre Escravo Entradas assíncronas J S SI S PRESET K R RI R J K CLEAR Estado muda na descida do ciclo Resultado da junção de dois latches com ciclos de relógio opostos Maior liberdade na definição do ciclo de relógio. Este deve ser maior que o tempo de propagação do Mestre (livre de race ) Sensível a mudança somente quando = slide 8.9

10 Flip-Flop T J K D J K T D Toggle Flip-Flop Delay Flip-Flop slide 8.

11 Parâmetros de Tempo do Flip-Flop In t setup t hold t FF s Out DATA STABLE t pff t LOGIC DATA STABLE t t p,comb slide 8.

12 Circuitos Seqüenciais Estático Latch SR CMOS com Relógio M6 M2 M V DD M4 M3 M8 As dimensões dos transistores devem ser cuidadosamente calculadas (M 5, M 6, M 7 e M 8 devem ter maiores dimensões) Um Flip-Flop MS otimizado necessita somente 22 transistores Utilizado em RAMs estáticas S M5 M7 R slide 8.2

13 Registradores Registrador estático tico de bit Requer 2 transistores slide 8.3

14 Circuitos Seqüenciais Dinâmicos Armazenagem baseada em carga Armazenagem estática utiliza realimentação Armazenagem Dinâmica utiliza carga em capacitores FFs Dinâmicos tem implementação mais simples que FFs estáticos Comum na tecnologia MOS Necessita recarga (refresh) regularmente (ordem de ms) slide 8.4

15 Circuitos Seqüenciais Dinâmicos Latch pseudo-est estáticotico Latch pseudo-est estáticotico In Capacitores internos (a) Diagrama esquemático D D Relógios não sobrepostos slide 8.5

16 Circuitos Seqüenciais Dinâmicos Flip Flop Mestre Escravo Pseudo-Est Estáticotico In A B D 2 t2 Alta impedância Relógio sem sobreposição Sobreposição do sinal do relógio pode causar Sinais indefinidos na entrada e saída Condições de Race (High por um período longo) slide 8.6

17 Circuitos Seqüenciais Dinâmicos Flip Flop MS Dinâmico de 2 Fases 2 In D Entrada 2 t 2 Saída Reduzida complexidade dos circuitos dinâmicos A implementação necessita somente 6 transistores Necessita relógios sem sobreposição t 2 pode ocasionar perda de desempenho slide 8.7

18 Flip-Flop Mestre-Escravo Dinâmico V DD V DD V DD V DD V DD V DD D X Y D D D (a) Flip-Flop D Sensível à Borda Ascendente (b) Flip-Fop D Sensível à Borda Descendente Possui a vantagem de necessitar um único relógio Implementado por simplificação de uma arquitetura NORA slide 8.8

19 Registradores Registrador dinâmico de bit Requer 8 transistores slide 8.9

20 Schmitt Trigger V ou t V OH In Out V OL V M V M+ V in Respondem a uma lenta mudança na entrada com uma rápida transição na saída Resiste à redução ou ao ruído do sinal de entrada slide 8.2

21 Supressor de Ruídos Schmitt Trigger V in V out V M+ V M t t t + t p t Torna o sinal de saída limpo de interferências Reduz o consumo de energia slide 8.2

22 Schmitt Trigger CMOS V DD M 2 M 4 V in X V out 6. M M 3 Vout (V) 4. V M+ 2. V M V in (V) slide 8.22

23 Monoestáveis Flip Flop Mono-Est Estável, ativado por Transição In DELAY t d Out t d Gera um impulso de um determinado tamanho cada vez que o circuito recebe uma transição ou impulso de entrada Possui somente estado (o de repouso) slide 8.23

24 Astáveis - Osciladores 2 N- Oscilador em Anel (número impar de inversores interligados) 5. V V 3 V 5 3. V (Volt) t (nsec) Usado na geração de sinais de relógio internos ao circuito Várias freqüências podem ser geradas com uma simples lógica A frequência pode ser controlada slide 8.24

25 Astáveis - Osciladores Oscilador controlado por tensão - VCO slide 8.25