Exercícios de Fixação

Transcrição

1 Exercícios de Fixação Para entregar em 07/02/2013

2 Exercício I Implemente o circuito de seis portas lógicas abaixo em VHDL; Crie um projeto com o simulador Modelsim que contenha o par entidade-arquitetura correspondente a este circuito; Crie um arquivo que instancie este circuito, que gere estímulos para todas suas 4 entradas e os aplique à instância, isto é, crie um testbench para o circuito; Simule o testbench e descreva textualmente como o circuito funciona.

3 Exercício II 1. Estude e diga que hardware o VHDL abaixo implementa 2. Gere um testbench e simule este hardware 3. Remova um dos sinais da lista de sensitividade do processo e mostre o que muda no comportamento do hardware, via nova simulação 4. Desenhe um diagrama de esquemáticos do circuito (c/ portas FFs, muxes, etc.) library IEEE; use IEEE.STD_LOGIC_1164.all; entity prim_proc is port( in1, in2, in3 in4 : in STD_LOGIC; ctrl : in STD_LOGIC_VECTOR(1 downto 0); sai : out STD_LOGIC); end prim_proc ; architecture prim_proc of prim_proc is process (in1, in2, in3, in4, ctrl) case ctrl is when "00" => sai <= in1; when "01" => sai <= in2; when "10" => sai <= in3; when "11" => sai <= in4; when others => null; end case; end process; end prim_proc ;

4 Exercício III 1. Estude e diga que hardware o VHDL abaixo implementa 2. Gere um testbench e simule este hardware 3. Remova o sinal inicializa da lista de sensitividade e transforme a implementação em um hardware que use sinal de inicialização síncrono, ao invés de assíncrono. Repita o processo de validação para este novo projeto. library IEEE; use IEEE.STD_LOGIC_1164.all; entity seg_proc is port(relogio, inicializa : in STD_LOGIC; dado : in STD_LOGIC_VECTOR(5 downto 0); sai : out STD_LOGIC_VECTOR(5 downto 0); zero : out STD_LOGIC); end seg_proc; architecture seg_proc of seg_proc is signal sai_int : std_logic_vector (5 downto 0); process (relogio, inicializa) if inicializa = '1' then sai_int <= (others =>'0'); elsif relogio'event and relogio='1' then sai_int <= dado; end if; end process; zero <= '1' when sai_int="000000" else '0'; sai <= sai_int; end seg_proc;

5 Exercício IV O código abaixo contém erros. Indique quantos são, onde estão e por quê são erros.

6 Exercício V 1. Descreva, textualmente, o comportamento representado pelo diagrama de estados abaixo, considerando as observações: Observações: a. Só são aceitas moedas de R$0,50 ou R$1,00. b. O valor do refrigerante é R$2,00. c. Só existem 2 opções de refrigerantes na máquina (MEET e ETIRPS). d. Existem, inicialmente, 10 latas de cada refrigerante. e. Existe, inicialmente, R$2,00 de troco em 4 moedas de R$0,50. f. Valor a mais tem que ser devolvido. g. A operação pode ser cancelada pelo usuário, por um timeout de 30s em caso de inatividade, ou por falta do refrigerante escolhido. h. Em todos os casos de cancelamento valores não utilizados devem ser devolvidos. 2. Descreva, em VHDL, a FSM da máquina de refrigerantes representada pela figura. 3. Elabore um testbench para o VHDL acima. 4. O diagrama da figura atende a todas as restrições? Caso negativo, proponha e implemente as mudanças necessárias

7 Exercício VI Considere o VHDL no vínculo: Trata-se de uma implementação sintetizável em hardware de uma organização monociclodo processador MIPS. Abra o arquivo no Modelsim para poder ver a numeração das linhas. Com base no MIPS_v0, responda o questionário abaixo: 1. Identifique as linhas correspondentes à criação do registrador de 32 bits. Seu reset é síncrono ou assíncrono? 2. O endereçamento dos registradores é feito por sinais de quantos bits? Quais são esses sinais? 3. Qual a representação gráfica da arquitetura descrita entre as linhas 126 e 138? 4. Desenhe o hardware correspondente às linhas 165 a A atribuição feita na linha 188 é válida? Por quê foi feita desta forma? 6. Descreva textualmente a funcionalidade do circuito control_unit (linhas 224 a 263). 7. Para que serve um port map (exemplo nas linhas 178, 191, 287, 290)? 8. Desenhe a interface da arquitetura top deste projeto. 9. Cite a linha em que aparece pelo menos um dos seguintes elementos sendo usado: 1. Multiplexador 2. Porta lógica 3. Registrador 4. Decodificador 5. Um trecho de código sequencial 6. Um trecho de código combinacional 10. Questão bônus : simule o processador conforme o testbench e o código assembly do material de apoio e relate o que o código executa e como.