Suporte de funcionamento e interacção com o teclado
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- Sonia Estrela Marinho
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1 Suporte de funcionamento e interacção com o teclado Autor: André Amaral Costa (nº 7578) Curso: Universidade de Aveiro Data: 6 de Dezembro de 006 Disciplina: Docente: Valery Sklyarov
2 Introdução Neste trabalho desenvolveu-se hardware e software para interacção com um dispositivo de entrada (teclado) utilizando, para isso, o auxílio da placa DETIUA S desenvolvida no departamento de Electrónica, Telecomunicações e Informática da Universidade de Aveiro. O hardware foi desenvolvido sob a forma de uma PCB, onde foram soldados posteriormente todos os componentes electrónicos, utilizando para o efeito o programa Orcad Release 9.1. O desenvolvimento do software foi feito utilizando a linguagem VHDL no ambiente Xilinx ISE 8.i. Objectivos O trabalho tem como objectivo a escrita de valores ascii ou scan codes em led s ou em displays de sete segmentos, conforme sejam pressionadas as teclas do teclado. A escolha do código a visualizar (ascii ou scan code) bem como a escolha do dispositivo de saída (led ou display) é feita recorrendo a dois DIP switches colocados no hardware desenvolvido no âmbito deste trabalho. Descrição do trabalho Hardware Neste trabalho desenvolveu-se uma PCB que irá ser conectada à placa DETIUA-S desenvolvida no departamento de Electrónica, Telecomunicações e Informática através de pinos acessíveis que fornecem ligações a uma FPGA da família Spartan. A placa desenvolvida contém: - Conector de 0 pinos (para ligar a placa DETIUA_S); - Conector de 6 pinos (para ligar a placa DETIUA_S); - Conector PS ; - DIP switches; - 8 led s ; - display s de sete segmentos; Pretende-se portanto ler valores do teclado, que estará ligado ao conector PS, e escrever os valores lidos nos led s ou nos display s de sete segmentos. Os DIP switches permitem a escolha dos valores de saída (códigos ascii ou scan codes) e também a escolha do dispositivo de saída (led s ou display s). Em anexo encontra-se o esquema eléctrico da placa (anexo 1) bem como o desenho da PCB (anexo e ) desenvolvida neste trabalho.
3 Software O software desenvolvido permite implementar as funcionalidades acima descritas. Este foi desenvolvido na linguagem VHDL no ambiente Xilinx ISE 8.i webpack. Este é constituído por blocos distintos, cada um com uma funcionalidade diferente, como se pode ver no esquemático em anexo (anexo ): - DCM Este bloco permite alterar a frequência do relógio de 80 MHz (disponível na placa DETIUA-S) para 5 MHz e também criar um sinal de reset para o resto do circuito. Este bloco já se encontra disponível na biblioteca do Xilinx ISE 8.i. - Keyb Este bloco permite ler o scan code do teclado quando uma tecla é pressionada. Tem como entradas os sinais de dados e relógio do teclado (ps_data e ps_clk) bem como o relógio do sistema (clk5) e o sinal de reset (rst). Apresenta como saídas um sinal de 8 bits com o scan code (SCAN_code(7:0)) lido e um sinal que indica se o teclado está ocupado ou não (busy). - Cod_converter Neste bloco é feita a escolha do código de saída pretendido. Este código pode ser alterado actuando sobre o DIP switch 0. Tem como entradas o scancode lido do teclado (scan_code), o DIP switch 0 (dip0) e o sinal de busy do teclado. Este apresenta, na saída, o código já convertido (ascii ou scancode) num sinal de 8 bits chamado code. - Choose_out A escolha do dispositivo de saída pretendido é feita neste bloco. Actuando sobre o DIP switch 1 pode-se optar por visualizar o código nos led s ou nos display s de sete segmentos. Este bloco tem como entradas o código convertido proveniente do bloco Cod_converter (code), o sinal de reset (rst), o sinal do DIP switch 1 (dip1). As saídas são dois vectores, um de 8 bits para os led s (led) e outros de 1 bits para os dois display s de sete segmentos (segment). O código feito para estes blocos encontra-se em anexo (anexo 5,6,7).
4 Anexos Anexo 1: Hardware - Esquema eléctrico da placa desenvolvida JF1 JR 10k R0 R1 R R R R5 R6 R7 1k 1k 1k 1k 1k 1k 1k 1k D7 R9 R11 R R R R1 560 PS connector J1 CON10C R R 10k DIP Switch (1:0) JR1 1 D0 D1 D D D D5 D6 R8 560 R R10 R1 R1 R16 R18 R JP J CON10C
5 Anexo : Hardware - Desenho da parte superior da PCB (TOP) 5
6 Anexo : Hardware - Desenho da parte inferior da PCB (BOT) 6
7 Anexo : Software Esquemático 7
8 Anexo 5: Software Bloco keyb library IEEE; use IEEE.STD_LOGIC_116.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- Inputs / Outputs entity keyb is Port ( clk5 : in STD_LOGIC; -- Relógio 5 MHz rst : in STD_LOGIC; -- Sinal de RESET ps_clk : in STD_LOGIC; -- Sinal de relógio do teclado ps_data : in STD_LOGIC; -- Sinal de dados do teclado busy : inout STD_LOGIC; -- Sinal de ocupação do teclado SCAN_code : out STD_LOGIC_VECTOR (7 downto 0)); -- SCANCODE lido end keyb; architecture Behavioral of keyb is -- Internal signal signal improve_signal : std_logic_vector(7 downto 0); signal pulse : std_logic; -- Transição descendente do sinal de relógio count : natural range 0 to ; -- Numero de bits lidos signal byte : std_logic_vector(7 downto 0); -- Scancode enviado signal begin --Processo que detecta transições descendentes do relogio do teclado --Previne sentir glitches como dados process(clk5,rst) begin if (rst='0') then improve_signal<= (others=>'0'); elsif rising_edge(clk5) then improve_signal<= improve_signal(6 downto 0) & ps_clk; if improve_signal = " " then pulse<= '1'; else pulse <= '0'; end process; -- Processo que lê os scancodes quando alguma tecla é pressionada process(pulse, rst) begin 8
9 if (rst='0') then count <= 0; SCAN_code<= (others=>'0'); busy<='0'; elsif rising_edge(pulse) then if (ps_data ='0') then if (busy='0') then busy<='1'; count <= count + 1; -- Start BIT else null; else null; case count is when 0 => null; when 1 to 8 => count <= count + 1; byte(count-1)<= ps_data; when 9 => count <= count + 1; SCAN_code <= byte; when 10 => if (ps_data='1') then count<= count+1; else null; when 11 => if (ps_data ='0') then count <= count + 1; else null; when 1 to 0 => count <= count + 1; when 1 => if (ps_data='1') then count<= count+1; else null; when => if (ps_data ='0') then count <= count + 1; else null; 9
10 when to 1 => count <= count + 1; end process; end Behavioral; when => if (ps_data='1') then count<= count+1; busy<='0'; count <= 0; else null; end case; 10
11 Anexo 6: Software Bloco Cod_converter library IEEE; use IEEE.STD_LOGIC_116.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity cod_converter is Port ( dip0 : in STD_LOGIC; code : out STD_LOGIC_VECTOR (7 downto 0); busy: in std_logic; -- sincronizacao scan_code:in std_logic_vector(7 downto 0)); -- keyboard scan code end cod_converter; architecture Behavioral of cod_converter is begin process(scan_code,busy) begin if busy/='1' then if dip0='1' then case scan_code is --Digitos when x"5" => code <= x"0"; when x"16" => code <= x"1"; when x"1e" => code <= x""; when x"6" => code <= x""; when x"5" => code <= x""; when x"e" => code <= x"5"; when x"6" => code <= x"6"; when x"d" => code <= x"7"; when x"e" => code <= x"8"; when x"6" => code <= x"9"; --Caracteres when x"1c" => code <=x"1"; --A when x"" => code <=x""; --B when x"1" => code <=x""; --C when x"" => code <=x""; --D when x"" => code <=x"5"; --E when x"b" => code <=x"6"; --F when x"" => code <=x"7"; --G when x"" => code <=x"8"; --H when x"" => code <=x"9"; --I when x"b" => code <=x"a"; --J when x"" => code <=x"b"; --K when x"b" => code <=x"c"; --L when x"a" => code <=x"d"; --M 11
12 when x"1" => code <=x"e"; --N when x"" => code <=x"f"; --O when x"d" => code <=x"50"; --P when x"15" => code <=x"51"; --Q when x"d" => code <=x"5"; --R when x"1b" => code <=x"5"; --S when x"c" => code <=x"5"; --T when x"c" => code <=x"55"; --U when x"a" => code <=x"56"; --V when x"1d" => code <=x"57"; --W when x"" => code <=x"58"; --X when x"5" => code <=x"59"; --Y when x"1a" => code <=x"5a"; --Z when x"66" => code <= x"0"; -- BACKSPACE when x"9" => code <= x"0"; -- SPACE when others => null; end case; elsif dip0='0' then code<=scan_code; end process; end Behavioral; 1
13 Anexo 7: Software Bloco Choose_out library IEEE; use IEEE.STD_LOGIC_116.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity choose_out is Port ( code : in STD_LOGIC_VECTOR (7 downto 0); dip1 : in STD_LOGIC; led : inout STD_LOGIC_VECTOR (7 downto 0); rst: in std_logic; segment : inout STD_LOGIC_VECTOR (1 downto 0)); end choose_out; architecture Behavioral of choose_out is begin signal code_msb: STD_LOGIC_VECTOR ( downto 0); signal code_lsb: STD_LOGIC_VECTOR ( downto 0); process (dip1) begin if dip1='1' then code_msb<=code(7 downto ); code_lsb<=code( downto 0); case code_msb is when "0000" => segment(1 downto 7)<= " "; when "0001" => segment(1 downto 7)<= " "; when "0010" => segment(1 downto 7)<= " "; when "0011" => segment(1 downto 7)<= " "; when "0100" => segment(1 downto 7)<= " "; when "0101" => segment(1 downto 7)<= " "; when "0110" => segment(1 downto 7)<= " "; when "0111" => segment(1 downto 7)<= " "; when "1000" => segment(1 downto 7)<= " "; when "1001" => segment(1 downto 7)<= " "; when "1010" => segment(1 downto 7)<= " "; when "1011" => segment(1 downto 7)<= " "; when "1100" => segment(1 downto 7)<= " "; when "1101" => segment(1 downto 7)<= " "; when "1110" => segment(1 downto 7)<= " "; when "1111" => segment(1 downto 7)<= " "; when others => null; end case; case code_lsb is when "0000" => segment(6 downto 0)<= " "; when "0001" => segment(6 downto 0)<= " "; 1
14 when "0010" => segment(6 downto 0)<= " "; when "0011" => segment(6 downto 0)<= " "; when "0100" => segment(6 downto 0)<= " "; when "0101" => segment(6 downto 0)<= " "; when "0110" => segment(6 downto 0)<= " "; when "0111" => segment(6 downto 0)<= " "; when "1000" => segment(6 downto 0)<= " "; when "1001" => segment(6 downto 0)<= " "; when "1010" => segment(6 downto 0)<= " "; when "1011" => segment(6 downto 0)<= " "; when "1100" => segment(6 downto 0)<= " "; when "1101" => segment(6 downto 0)<= " "; when "1110" => segment(6 downto 0)<= " "; when "1111" => segment(6 downto 0)<= " "; when others => null; end case; led<=" "; else led<=code; segment<=" "; end process; end Behavioral; 1
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