AULA 5 Aplicação com divisor de freqüência com o CI Livro Texto pág.197 a 200.

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1 AULA 5 Aplicação com divisor de freqüência com o CI Livro Texto pág.197 a Contadores Assíncronos comerciais CI Configuração Interna. 1.2 Bloco contador assincrono ou modulante, tabela da verdade e configuração CI R01 R02 CP0 CP1 Estado Q s 1 1 x x Zera Q s 0 x 1 1 Mantém Q s x Mantém Q s 0 x 1 Q 0 0 X 1 Q Resposta em freqüência. Considerando se o tempo de propagação de um F/F igual a 20ns, sendo o contador de 4 F/Fs então : 1 f MAX = 2. Divisor de freqüência para módulos diferentes de múltiplos de 2 n. 2.1 Divisão por 3. a) Representação por diagrama de estados. b) Tabela da verdade do divisor. 0 /0 1 /0 2 / Formas de Ondas. CLK Q 2 Q 1 Saída Meta Estado Pág. 23

2 3.1 Divisão por 5 Usando a configuração dos 3 F/Fs : a) Entrada por CP1 e os bits de saída Q 1, Q 2 e Q 3. b) Tabela da verdade Q 3 Q 2 Q 1 Estado Meta c) Configuração do Contador 5.3 Divisão por Pág. 24

3 a) Configuração do divisor e tabela da verdade Q 3 Q 2 Q 1 Estado Meta 6. Formas de Ondas. 6.1 Divisão por 10 Usando a configuração dos 4 F/Fs : a) Entrada por CP0 e os bits de saída Q 0, Q 1, Q 2 e Q 3. b) Tabela da verdade Q 3 Q 2 Q 1 Q 0 Estado Meta c) Configuração do Contador Pág. 25

4 6.2 Formas de Ondas 7. Contadores Integrados Série Binário e Decádicos. CLK ENP ENT CLR LOAD D C B A RCO Q D Q C Q B Q A Q D Q C Q B Q A CLR LOAD ENP ENT CLK Função Componente L X X X X Clear 160/161 Assíncrono L X X X Clear 162/163 Síncrono H L X X Carga Todos Síncrona H H H H Crescente Todos H H L X X n/ altera Todos H H X L X n/ altera Todos 7.1 Formas de Ondas para análise Contador binário Aplicamos algumas condições de entrada para análise da operação do contador. Pág. 26

5 Outras divisões usando portas auxiliares. 7,11,13,14 e VHDL divisor módulo Divisor módulo 5 com contador de 3 bits com Flip-flop JK e -- Realimentação pelas entradas Reset R01 e R02. ENTITY divisor_mod5 IS PORT ( clock :IN BIT; qsaida : BUFFER BIT_VECTOR ( 2 DOWNTO 0)); END divisor_mod5; Pág. 27

6 ARCHITECTURE contador OF divisor_mod5 IS SIGNAL ALTO,m :BIT; COMPONENT neg_jk PORT (clk,j,k,clr :IN BIT; q :OUT BIT); END COMPONENT; BEGIN ALTO <='1'; m <= NOT (qsaida(0) AND qsaida(2) AND NOT qsaida(1)); NOTAS DE AULA NE7720 SISTEMAS DIGITAIS - II ff0: neg_jk PORT MAP (j => ALTO, ff1: neg_jk PORT MAP (j => ALTO, ff2: neg_jk PORT MAP (j => ALTO, END contador; K => ALTO, clk => clock, clr => m, q => qsaida(0)); K => ALTO, clk => qsaida(0), clr => m, q => qsaida(1)); K => ALTO, clk => qsaida(1), clr => m, q => qsaida(2)); ENTITY neg_jk IS PORT (clk,j,k,clr q END neg_jk; :IN BIT; :OUT BIT); ARCHITECTURE ff OF neg_jk IS SIGNAL qestado :BIT; BEGIN PROCESS (clk) -- Sinais de entrada BEGIN IF clr = '0' THEN qestado <= '0'; -- Limpa Q ELSIF (clk'event AND clk ='0') THEN -- Na borda de descida do clock IF J ='1' AND K ='1' THEN qestado <= NOT qestado; -- Set Q ELSIF J ='1' AND K ='0' THEN qestado <= '1'; ELSIF J ='0' AND K ='1' THEN qestado <= '0'; END IF; END IF; END PROCESS; q <= qestado; END ff; 2. Formas de Ondas divisor módulo 5. Pág. 28