Sistemas Digitais. PALs Sequenciais Parâmetros Temporais em PALs Sequenciais ABEL Registos Contadores Registos de Deslocamento ( Shift Registers )

Transcrição

1 PALs Sequenciais Parâmetros Temporais em PALs Sequenciais ABEL Registos Contadores Registos de Deslocamento ( Shift Registers ) 10ª aula 1-37

2 PALs Sequenciais 16R8 10ª aula 2-37

3 Uma Saída de 16R8 8 termos produto na entrada de flip-flop D positive edge triggered, relógio comum a todos FFs Saída Q é acessível na matriz AND Necessário, por ex:, para máquinas de estados Saídas com 3 estados 10ª aula 3-37

4 PAL16R6 6 saídas tipo reg 2 saídas combinacionais (como na 16L8 s) 10ª aula 4-37

5 Parâmetros temporais de PLDs Sequenciais t pd -> t. propagação t su -> t. setup t co -> t. propagação desde clk t H -> t. hold 10ª aula 5-37

6 Saídas Registo em ABEL istype reg ; para saídas em registos.clk sufixo para especificar sinal de clk.oe sufixo para especificar sinal de output-enable := atribuição (após ocorrência de clk) 10ª aula 6-37

7 Exemplo 10ª aula 7-37

8 Exemplo (cont.) 10ª aula 8-37

9 Registos e Latches Multibit 74x175 10ª aula 9-37

10 Registo 8-bit (octal) 74x374 3 estados 10ª aula 10-37

11 Latch Octal 74x373 Output enable Entrada Latch-enable, C ou G Register vs. latch, qual a diferença? 10ª aula 11-37

12 Registo octal em ABEL module Eight_Bit_Reg title '8-bit Edge-Triggered Register' Z74X374 device 'P16V8R'; " Input pins CLK, OE_L pin 1, 11; D1..D8 pin 2..9; " Output pins Q1..Q8 pin ; " Set definitions D = [D1..D8]; Q = [Q1..Q8]; equations Q.CLK = CLK; Q := D; end Eight_Bit_Reg 10ª aula 12-37

13 Adição de funcionalidades Clock enable when CE then Q := D; else Q := Q; + Synchronous clear when SCLR then Q := 0; else when CE then Q := D; else Q := Q; + Asynchronous clear Q.AR = ACLR; (só se a arquitectura da PAL o permitir) 10ª aula 13-37

14 Contadores Qualquer circuito sequencial cujo diagrama de estados é um ciclo. RESET EN EN EN EN EN EN EN EN EN EN EN EN EN 10ª aula 14-37

15 LSB Contador síncrono série Lógica série MSB 10ª aula 15-37

16 LSB Contador síncrono paralelo Lógica Paralela MSB 10ª aula 16-37

17 Contador MSI 4-bit 74x163 10ª aula 17-37

18 74x163 Portas XOR formam a função T Estrutura como Mux para a carga 10ª aula 18-37

19 Operação do Contador Divisor por 16 Conta se ENP e ENT activos. Carga se LD é activado Limpa se CLR é activado Saídas mudam após transição positiva do CLK. RCO é activado se ENT é activado e QD,QC,QB,QA = ª aula 19-37

20 Contador 4-bit 163 ( Free-running ) Contador divide-by-16 10ª aula 20-37

21 Sequência de contagem modificada Carga 0101 (5) após Count = 15 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 5, 6, Contador divide-by-11 10ª aula 21-37

22 Outra solução Limpa após Count = 1010 (10) 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 0, 1, 2, 3, Contador modulo-11 or divide-by-11 10ª aula 22-37

23 Contagem de 3 a 12 10ª aula 23-37

24 Cascata de Contadores RCO ( ripple carry out ) é activado no estado 15, se ENT está activo 10ª aula 24-37

25 Descodificação de estados 10ª aula 25-37

26 Formas de onda do Descodificador Glitches podem ser uma preocupação. 10ª aula 26-37

27 Saídas Glitch-free Saídas dos registos atrasadas um pulso de clk. 10ª aula 27-37

28 module Z74X163 title '4-bit Binary Counter' " Input and output pins CLK, LD_L, CLR_L, ENP, ENT pin; A, B, C, D pin; QA, QB, QC, QD pin istype 'reg'; RCO pin istype 'com'; " Active-level conversions CLR =!CLR_L; LD =!LD_L; " Set definitions INPUT = [D, C, B, A]; COUNT = [QD, QC, QB, QA]; equations COUNT.CLK = CLK; Contadores em ABEL don t forget clock! note reg vs. com COUNT :=!CLR & ( LD & INPUT #!LD & (ENT & ENP) & (COUNT + 1) #!LD &!(ENT & ENP) & COUNT); RCO = (COUNT == [1,1,1,1]) & ENT; end Z74X163 com reg 10ª aula 28-37

29 QA := (CLR_L & LD_L & ENT & ENP &!QA # CLR_L & LD_L &!ENP & QA # CLR_L & LD_L &!ENT & QA # CLR_L &!LD_L & A); QB := (CLR_L & LD_L & ENT & ENP &!QB & QA # CLR_L & LD_L & QB &!QA # CLR_L & LD_L &!ENP & QB # CLR_L & LD_L &!ENT & QB # CLR_L &!LD_L & B); QC := (CLR_L & LD_L & ENT & ENP &!QC & QB & QA # CLR_L & LD_L & QC &!QA # CLR_L & LD_L & QC &!QB # CLR_L & LD_L &!ENP & QC # CLR_L & LD_L &!ENT & QC # CLR_L &!LD_L & C); QD := (CLR_L & LD_L & ENT & ENP &!QD & QC & QB & QA # CLR_L &!LD_L & D # CLR_L & LD_L & QD &!QB # CLR_L & LD_L & QD &!QC # CLR_L & LD_L &!ENP & QD # CLR_L & LD_L &!ENT & QD # CLR_L & LD_L & QD &!QA); RCO = (ENT & QD & QC & QB & QA); 10ª aula 29-37

30 Registos de deslocamento Shift Registers Manipulação de bits em série, tal como: RS-232, transmissão e recepção via modem, Ethernet, USB, etc. Serial-in, Serial-out (SISO) 10ª aula 30-37

31 Conversão Série - Paralelo Usando um registo de deslocamento serial-in, parallel-out (SIPO) 10ª aula 31-37

32 Conversão Paralelo - Série Usando um registo de deslocamento parallel-in, serial-out (PISO) mux 10ª aula 32-37

33 Conversor Universal Parallel-in, parallel-out (PIPO) 10ª aula 33-37

34 74x194 Universal Shift - Register Shift left Shift right Load Hold 10ª aula 34-37

35 Um estágio do IC ª aula 35-37

36 Contadores Shift-register Contador em Anel Ring counter 10ª aula 36-37

37 Contador Johnson Contador Twisted ring 10ª aula 37-37