LATCHES e FLIP-FLOPs. Aula 15 GRECO-CIN-UFPE

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1 LATCHE e FLIP-FLOPs Aula 5 GECO-CIN-UFPE

2 Latches e Flip-FlopsFlops Como implementar uma célula de memória? r n- r n-2 r n-3 r n-4 r egistrador de n bits célula {,} = bit de informação Flip-Flop/LatchesFlop/Latches entradas Componente de memória y y Variável de estado saídas Para que a variável de estado mude é preciso que ocorram determinadas combinações nas variáveis de entrada. Uma vez alterada, a variável de estado permanecerá num estado fixo até que volte a ocorrer certas combinações de entrada.

3 Latches e Flip-FlopsFlops Latches e Flip-Flops são componentes primitivos de memória Latches ão componentes cuja saída responde apenas à mudança da entrada. Latch sem controle de relógio - Neste caso a saída é função direta da entrada. Latch sensível a nível (clocked) (ensível a nível) - A saída é modificada apenas quando o circuito é habilitado através de um sinal enable ou clock.

4 Latches e Flip-FlopsFlops Latch \ Mantém (não usado) iagrama de tempo do latch eset Hold et eset et ace \ Estado proibido Estado proibido

5 Chaveamento de sinais eletrônicos usando Latchs inais digitais podem ser introduzidos em um sistema através de chaves mecânicas. uando aberta Vout = o V uando fechada Vout = Vh Problema Vh Vout uando a chave aberta é fechada, seus contatos mecânicos vibram ou bounce por um curto período de tempo até estabilizar e fechar completamente. Esta vibração causa transientes indesejáveis na tensão de saída, que provocam um comportamento irregular do circuito digital (circuito lógico) Vh tempo

6 Chaveamento de sinais eletrônicos olução etirar o bounce usando um Latch tipo, ou seja, o circuito pode ser debounced. usando Latch Ligar chave (on) esligar chave (off) + on off \ tempo tempo O Latch responde quase que instantaneamente a primeira subida do sinal de entrada na linha ou. Assim quando a chave é ligada (on) (=, =), a posição do Latch irá para o estado = na primeira parte do bounce. Mesmo que a chave vibre o sinal permanecerá estável, desde que (=,=) mantém o estado do Latch. Assim = até que o operador desligue a chave (off). Colocando a chave em off, o Latch vai para um novo estado (=,=) com =. O comportamento será similar ao caso anterior.

7 Latches e Flip-FlopsFlops Funcionamento do Latch =, = O próximo estado tem valores iguais aos valores anteriores (estado estável) =, = Esta condição de entrada provoca um reset no latch, forçando n+ para zero ( ), n+ para. n+ n+ =, = Nestas condições o latch é setado, ou seja n+ vai para o nível lógico, n+ =. =, = Não usado. Por que? \ n+ Mantém n Indefinido Neste caso em particular as duas saídas seriam, o que implicaria de imediato na inconsistência com a teoria das saídas e. Um outro ponto crítico ocorre quando passamos deste estado para = e =. Neste caso, seguindo a tabela verdade e o comportamento do Latch, a saída deveria permanecer inalterada, o que não ocorre, gerando um estado indefinido para n+ e n+. evido a esta ambigüidade a condição = e = não é usada para Latch.

8 Latches e Flip-Flops Flops - Tabela verdade do latch Próximo estado = F(,, Current tate) Mantém eset et Indefinido Mapa de Karnaugh ( t ) - Latch + Equação de próximo estado: + = + (t)

9 Latches e Flip-Flops Flops - Latch - sensível a nível Latches sensíveis a nível mostram continuamente suas entradas enquanto são habilitados (enb = ) iagrama de tempo Enable \ \ \enb et \ eset

10 Latches e Flip-Flops Flops - Para que um Latch funcione corretamente as entradas (ou ) só podem ser alteradas quando o circuito alcançar um estado estável Como conseguir isto? Introduzir um relógio (clock) clock - - c pulso de relógio (clock) ou pulso de transferência A largura do pulso de clock deve ser suficiente para que o circuito alcance o próximo estado. O tempo entre dois pulsos deve ser suficiente para que o flip-flop alcance o estado permanente. A saída começa a mudar t após o pulso de clock ser aplicado e uma nova saída em estado permanente aparece 2 t. e a entrada muda enquanto o pulso de clock estiver ativo (alto), o funcionamento do circuito pode não ser o esperado.

11 Latches e Flip-Flops Flops - Clear e Preset Clear (eset) eset clock c - Preset (et) et Clear (eset) Preset (et) normal normal *com clock = *com clock = Não usado Não usado

12 Latches e Flip-Flops Flops - JK Latch JK Como eliminar o estado proibido dos Latches tipo? Usar uma re-alimentação para garantir que e nunca são. Est. Pres. Pró. Estado J(T) K(t) (t) (t+ ) HOL EET ET TOGGLE K J - latch uando J e K são iguais a a saída é invertida (Toggle) Equação de próximo estado + = K + J

13 Latches e Flip-Flops Flops - JK Latch J-K (Condição de concorrência - acing) J K \ et eset Toggle Nesta estrutura o latch começa a oscilar (Toggle) O Latch deveria mudar de estado a cada evento de relógio. Para solucionar esta problema devemos usar a estrutura Master/lave (Mestre/Escravo).

14 Latches e Flip-FlopsFlops Flip-Flop ão componentes de memória, que diferentemente dos latches, permitem que suas saídas mudem apenas na transição do relógio ou clock. Flip-Flop que dispara na subida do relógio (positive edgetriggered). Mostra suas entradas na saída quando o clock vai de do nível lógico para o nível lógico. Flip-Flop que dispara na descida do relógio (negative edge-triggered). Mostra suas entradas na saída quando o clock vai de do nível lógico para o nível lógico. Flip-Flop Mestre-Escravo

15 Latches e Flip-Flops Flops - Flip-Flop mestre-escravo Estágio Mestre - Latch \ \P P Estágio Escravo - Latch \ \ Clk Entrada disponível no latch aída disponível Mestre enquanto o relógio está alto. Observe que o estágio Escravo está bloqueado (relógio está baixo). do latch Escravo quando o relógio for para nível lógico baixo.elógio liberado para o estágio escravo. Observe que o estágio Mestre está bloqueado (relógio está baixo).

16 Latches e Flip-Flops Flops - \ - Latch \P P \ - Latch \ Clk P clock 2 t 2 t p 2 t A entrada deve permanecer estável a partir deste ponto A saída não muda até este ponto

17 Latches e Flip-Flops Flops - JK Flip-Flop JK Mestre Escravo Estágio Mestre Estágio Escravo K J - Latch \ \P P - Latch \ \ Clk J K Clk P \ P \ 's et eset Catch T oggle problema de captura do evido ao problema da captura do no FF - JK, cuidado deve ser tomado para evitar glitch na entrada do FF evitando-se saídas indesejáveis Master outputs lave outputs

18 Flip-Flop tipo Características Flip-Flop tipo construído a partir de um Flip-Flop tipo A saída recebe a entrada Equação de próximo estado: Estado presente Próximo estado + Clk Flip-Flop implementado a partir de Flip-Flop tipo + = Equação de próximo estado + = (t) C = =

19 Flip-Flop tipo a partir de FF JK Características Flip-Flop tipo construído a partir de um Flip-Flop tipo JK Equação de próximo estado: (t+δ ) = (t) = =, + = Então J =, K= = =, + = Então J =, K = + = J C K J = K = Flip-Flop implementado a partir de Flip-Flop tipo JK

20 Flip-Flop tipo T Características Flip-Flop tipo T construído a partir de um Flip-Flop tipo JK A saída é invertida sempre que T =. T Equação de próximo estado: (t+δ ) = T(t)(t)+T(t)(t) T + T J K Flip-Flop T implementado a partir de Flip-Flop tipo JK T J C K J = T K = T

21 Flip-Flops Tabela verdade dos Flip-Flops + J K T Equações de próximo estado dos Flip-Flops -: : J-K: T: + = + + = + = J + K + = T + T

22 Flip-Flops Características - Clocked Latch: Usado como elemento de memória. Fundamental na construção de outros tipos de Flip-Flops. Flip-Flop J-K Construção versátil Pode ser usado na construção de Flip-Flops e T Usualmente requer menos lógica para implementar controles sequênciais Flip-Flop eduz conexões, preferível em projetos VLI Técnica simples em projetos Melhor escolha para registradores Flip-Flop T Não existe na realidade. ão construídos a partir de Flip-Flops JK. Usualmente é uma boa escolha em projetos de contadores.

23 Latches e Flip-Flops Flops - Flip-Flop - trigado na subida do relógio 7474 ispositivo que dispara, ou seja, carrega o dado de entrada na descida do relógio (Negative Edge Triggered). Clk Latch - sensível a nível 7476* Clk ispositivo no qual a informação de entrada fica disponível na saída enquanto o relógio estiver ativado (enable). *Obs: Tipo a partir do JK

24 Latches e Flip-Flops Flops - iagrama de Tempo Flip-Flop 7474 Latch 7476 Clk Clk informação segura quando o relógio vai para Clk informação segura com o clk =

25 Exemplo circuito sequencial utilizando latch tipo a b c C C C = = = latch a= b= c= a= b= c= a= b= c= t >> tempo de resposta do latch

26 Exemplo circuito sequencial utilizando Flip-flop tipo a b c C C C Mudança de estado = = = Flip-Flop a= b= c= a= b= c= a= b= c= a= b= c= t independe do tempo do clock alto, o que interessa é a transiçaõ do clock

27 Exercício Implementar o diagrama de tempo do circuito abaixo e identificar sua funcionalidade (considere Flip-flops JK) LB MB a b c J C K J C K J C K clock

28 Exercício Flip-Flop trigado na borda - Entender seu funcionamento Além do FF tipo Master-lave existem dois outros modelos largamente utilizados: Positive edge-triggered (Trigado na borda positiva ), ou seja na subida do relógio. Negative edge-triggered (Trigado na borda negativa ), ou seja na descida do relógio. Exemplo (FF- trigado na descida) segura quando o clock vai para clock clock \ segura quando o clock vai para