SISTEMAS DIGITAIS (SD)

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1 IEMA DIGIAI (D) MEEC Acetatos das Aulas eóricas Versão Português Aula N o 13: ítulo: umário: Circuitos equenciais Básicos: Latches Elementos básicos de memória; Latches (Latch, Latch sincronizado, Latch D); Flip-Flops. 2014/2015 Nuno.oma@tecnico.ulisboa.pt

2 istemas Digitais (D) Circuitos equenciais Básicos: Latches Aula Anterior Na aula anterior: Linguagens de Descrição e imulação de Circuitos Digitais (apoio ao laboratório): Linguagens de descrição de Hardware Introdução a VHDL: o Descrição de estruturas básicas em VHDL o Exemplos: Cadeado digital Unidade aritmética imulação de circuitos em VHDL Xilinx IE Prof. Nuno oma istemas Digitais 2014/15 2

3 Planeamento EMANA EÓICA 1 EÓICA 2 POBLEMA/LABOAÓIO 15/et a 20/et Introdução istemas de Numeração e Códigos 22/et a 27/et Álgebra de Boole Elementos de ecnologia P0 29/et a 4/Out Funções Lógicas Minimização de Funções Booleanas (I) L0 6/Out a 11/Out Minimização de Funções Booleanas (II) Def. Circuito Combinatório; Análise emporal P1 13/Out a 18/Out Circuitos Combinatórios (I) Codif., MUXs, etc. Circuitos Combinatórios (II) om., Comp., etc. L1 20/Out a 25/Out Circuitos Combinatórios (III) - ALUs Linguagens de Descrição e imulação de Circuitos Digitais 27/Out a 1/Nov Circuitos equenciais: Latches Circuitos equenciais: Flip-Flops L2 3/Nov a 8/Nov Caracterização emporal egistos P3 10/Nov a 15/Nov evisões este 1 Contadores L3 17/Nov a 22/Nov 24/Nov a 29/Nov 1/Dez a 6/Dez 8/Dez a 13/Dez íntese de Circuitos equenciais: Definições íntese de Circuitos equenciais: íntese com Contadores Máq. Estado Microprogramadas: Circuito de Dados e Circuito de Controlo Circuitos de Controlo, ransferência e Processamento de Dados de um Processador íntese de Circuitos equenciais: Minimização do número de estados Memórias Máq. Estado Microprogramadas: Microprograma Lógica Programável P2 P4 L4 P5 L5 (1ª Parte) 15/Dez a 19/Dez P6 P6 L5 (2ª Parte) Prof. Nuno oma istemas Digitais 2014/15 3 umário ema da aula de hoje: Elementos básicos de memória Latches Latch Latch sincronizado Latch D Flip-Flops Bibliografia: M. Mano, C. Kime: ecções 5.1 a 5.2 G. Arroz, J. Monteiro, A. Oliveira: ecções 6.1 a 6.3 Prof. Nuno oma istemas Digitais 2014/15 4

4 Elementos básicos de memória ealimentação Aproximação ao princípio do movimento perpétuo Prof. Nuno oma istemas Digitais 2014/15 5 Elementos básicos de memória Circuitos simples com realimentação inversores em cascata: Elemento básico de memória. Posso armazenar um 1 (ou um 0) para sempre, mas não posso alterar o valor. 1 A entrada permite forçar a 0 (mas não permite forçá-lo a 1). A entrada permite forçar a 0. A entrada permite forçar a 1. Prof. Nuno oma istemas Digitais 2014/15 6

5 Latches Latch = 1 e = 0 é forçado a 0 EE = 0 e = 1 é forçado a 1 E = 0 e = 0 mantém estado anterior = 1 e = 1 não utilizada sem significado (valor depende da implementação) O valor da saída do elemento de memória designa-se habitualmente por estado Um Latch tem 2 estados possíveis. n+1 n n n HOLD EE E 1 1 U U Não Utilizada Prof. Nuno oma istemas Digitais 2014/15 7 Latches Latch com portas NAND _L _H _L _L n+1 _H 0 0 U Não Utilizada E _L _L EE 1 1 n _H HOLD uando o Latch é realizado com portas NAND, as entradas são activas a 0 (valor lógico que impõe o resultado da NAND). Prof. Nuno oma istemas Digitais 2014/15 8

6 Latches Latch sincronizado / controlado EN n+1 EN n HOLD EE E U Não Utilizada 0 X X n HOLD EN A entrada habilitadora ou enable (EN), permite controlar a aplicação das entradas de et e de eset ao latch. Prof. Nuno oma istemas Digitais 2014/15 9 Latches Latches imbologia Latch imples _H _H _H _L A letra designa função: = et; = eset. Latch incronizado _H EN_H _H 1 C1 1 _H _L A entrada de sincronismo é habitualmente designada por relógio Clock (C) A letra designa função: C = Clock; = et; = eset. O 1 à direita identifica a entrada O 1 à esquerda da letra implica dependência da entrada 1 Prof. Nuno oma istemas Digitais 2014/15 10

7 Latches Latch sincronizado diagrama temporal _H EN_H _H 1 C1 1 _H _L Exemplo: _H _H EN_H _H _L M NU E E E M A N É M N U Ã O A D O Prof. Nuno oma istemas Digitais 2014/15 11 Latches Latch D (sincronizado) D EN D n EE 1 EN E 0 X n HOLD Um dos modos de eliminar o estado indefinido no latch consiste em assegurar que as entradas e são sempre complementares. Obtém-se, assim, o latch D, que tem apenas 2 entradas: D (Data) e C (Clock). D_H EN_H ímbolo 1D C1 _H _L Prof. Nuno oma istemas Digitais 2014/15 12

8 Circuitos íncronos Circuitos síncronos Os circuitos sequenciais síncronos utilizam um sinal de relógio global para controlar a actualização de todos os elementos de memória do circuito: CLK clock signal, ou CP clock pulse. t 1 Definições: Período de relógio (ex: 20ns): Frequência (ex: 50 MHz): f = 1/ Duty-cycle (ex: 50%): t 1 / Prof. Nuno oma istemas Digitais 2014/15 13 Circuitos íncronos Circuitos síncronos t 1 O sinal de relógio permite definir 2 fases de funcionamento: fase de cálculo dos sinais de entrada dos elementos de memória, fase de actualização dos elementos de memória. Deve, também, garantir que: os elementos de memória mantêm o mesmo valor durante a fase de cálculo dos valores seguintes, os elementos de memória actualizam os valores todos ao mesmo tempo (sincronamente). Prof. Nuno oma istemas Digitais 2014/15 14

9 Circuitos íncronos Latches vs. Flip-Flops Os circuitos básicos de memória podem ser classificados em latches e flip-flops. Latches: e a entrada de activação (enable) de um latch sincronizado estiver ligada ao sinal de relógio, o seu estado está continuamente a ser actualizado enquanto o relógio estiver a 1. Como não é possível garantir que o estado dos latches se mantém estável durante a fase em que o sinal de relógio estiver a 1, não é também possível garantir que todos os latches mudem sincronamente num circuito complexo. Os latches têm aplicações muito específicas (menos complexos, mais rápidos), nomeadamente em circuitos assíncronos. Prof. Nuno oma istemas Digitais 2014/15 15 Circuitos íncronos Latches vs. Flip-Flops Os circuitos básicos de memória podem ser classificados em latches e flip-flops. Flip-Flops: Os flip-flops mudam as saídas apenas quando há uma variação do relógio (diz-se que são sensíveis ao flanco). Este modo de funcionamento garante que o seu estado só é alterado uma única vez em cada período de relógio. Esta característica permite que se utilize quase todo o período de relógio para geração de novos valores nas entradas. Os circuitos síncronos utilizam, na grande maioria dos casos, flip-flops (sensíveis ao flanco). Prof. Nuno oma istemas Digitais 2014/15 16

10 Próxima Aula ema da Próxima Aula: Flip-Flops Flip-flop master-slave Flip-flop JK Flip-flop edge-triggered imbologia Descrição e imulação de Circuitos equenciais em VHDL Prof. Nuno oma istemas Digitais 2014/15 17 Agradecimentos Algumas páginas desta apresentação resultam da compilação de várias contribuições produzidas por: Guilherme Arroz Horácio Neto Nuno Horta Pedro omás Prof. Nuno oma istemas Digitais 2014/15 18