CAPÍTULO 2 ELEMENTOS DE LÓGICA SEQUENCIAL

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1 4 CAPÍTULO 2 ELEMENTOS DE LÓGICA SEQUENCIAL Sumário 2.. Introdução Flip-Flops Flip-Flop RS Básico Flip-Flop RS com Clock Flip-Flop JK Entradas Assíncronas Flip-Flop JK com Preset e Clear Circuitos de Disparos Disparo na Borda de Subida ou Positiva Disparo por Borda de Descida ou Negativa FF JK com Circuito de Disparo Flip-Flop tipo T Flip-Flop tipo D Considerações quanto a Energização de um flip-flop Circuitos Geradores de Clock Oscilador Schmitt-Trigger Multivibrador Astável com CI LM Aplicações de Flip-Flops Circuito Anti-Trepidação Detector de Sequência de Entrega Divisor de Frequência Exercícios de Fixação... 3

2 5 CAPÍTULO 2 ELEMENTOS DE LÓGICA SEQUENCIAL Como citado, o campo da eletrônica digital é basicamente dividido em duas áreas: Lógica Combinacional e Lógica Sequencial. Nesse capítulo vamos estudar os principais elementos de lógica sequencial, seus funcionamentos e suas principais aplicações. Após esse capítulo você deverá ser capaz de: () Entender o funcionamento dos Flip-Flops e suas principais aplicações; (2) Distinguir o funcionamento de entradas síncronas e assíncronas em dispositivos sequenciais; (3) Utilizar o mapa de pulsos como ferramenta na visualização do funcionamento de circuitos sequenciais.

3 6 2.. Introdução Nos circuitos combinacionais as saídas dependem, única e exclusivamente, das variáveis de entrada. Já em circuitos sequenciais, as saídas dependem das variáveis de entrada e do valor presente na saída anteriormente. Em outras palavras, são sistemas realimentados, onde as saídas do sistema são novamente inseridas como entradas e fazem parte do processamento das informações. Esses sistemas são geralmente sincronizados com uma entrada chamada clock, ou seja, são sistemas pulsados. A figura 2. apresenta um diagrama geral de um sistema sequencial, onde existe a realimentação da saída como entrada. Figura 2. Diagrama geral de um circuito sequencial. Como exemplo, mostramos na figura 2.2 um circuito de memória, onde a saída depende da entrada e do estado anterior da saída. Figura 2.2 Circuito básico de memória onde a saída depende também da saída do sistema.

4 Flip-Flops De forma geral, representamos o flip-flop como um bloco onde temos 2 saídas complementares Q e Q, entradas para as variáveis e uma entrada de controle (clock). A saída Q será a principal do bloco. A figura 2.3 ilustra um FF genérico: Figura 2.3 Esquema geral de um Flip-Flop. Este dispositivo possui basicamente 2 estados de saída, por isso é chamado biestável. Para o FF assumir um destes estados é necessário que haja uma combinação das variáveis e do pulso de controle (clock). Após esse pulso, o FF permanecerá neste estado até a chegada de um novo pulso de clock e, então, de acordo com as variáveis de entrada, mudará ou não de estado. Os dois estados possíveis: ) Q = ; Q = 2) Q = ; Q = 2... Flip-Flop RS Básico Primeiramente, vamos analisar o FF RS Básico, construído a partir de portas NE e inversores, cujo circuito é visto na figura 2.4. Figura 2.4 Flip-Flop RS Básico.

5 8 Notamos que os elos de realimentação fazem com que as saídas sejam injetadas juntamente com as variáveis de entrada, ficando claro, então, que os estados que as saídas irão assumir dependerão de ambas. Para analisarmos o comportamento do circuito, vamos construir a tabela verdade, levando em consideração a 2 variáveis de entrada (S e R) e a saída Q anterior (Q a ) à aplicação das entradas resultando na saída futura (Q f ): S R Q a Q f A partir dessa análise, podemos resumir a tabela de um FF RS Básico: S R Q f A entrada S é denominada Set, pois quando acionada (com nível ), estabelece nível na saída, e a entrada R é denominada Reset, pois quando acionada (também com nível ), estabelece nível na saída. Este circuito irá mudar de estado apenas no instante em que mudam as variáveis de entrada.

6 Flip-Flop RS com Clock Para que o FF RS Básico seja controlado por uma sequência de pulsos de clock, basta trocarmos os 2 inversores por portas NAND, e às outras entradas destas portas, injetarmos o clock, mostrado na figura 2.5. Figura 2.5 Flip-Flop RS com Clock. Neste circuito, quando CLK =, o FF permanecerá no seu estado, mesmo que variem as entradas S e R. Quando CLK =, o circuito irá se comportar como um FF RS Básico, portanto: CLK Q f Q a RS Básico De maneira geral, podemos concluir que o circuito funcionará quando CLK = e ficará travado quando CLK =. O FF RS com clock pode ser representado pelo bloco descrito na figura 2.6. Figura 2.6 Bloco básico de um Flip-Flop RS com Clock.

7 Flip-Flop JK Para solucionar o problema do estado proibido, quando tratamos de FF RS Básico, faz-se utilização de realimentações como mostra a figura 2.7. Figura 2.7 Flip-Flop JK. Vamos levantar a tabela verdade do FF JK com entrada CLK = : J K Q a Q a S R Q f Q a Q a Q a (Q a = ) Q a (Q a = ) Q a (Q a = ) Q a (Q a = ) A tabela simplificada é: J K Q f Q a Q a

8 2 A figura 2.8 demonstra o circuito do FF JK completo. Figura 2.8 Circuito completo do Flip-Flop JK Entradas Assíncronas As entradas S e R (com clock), J e K, por exemplo, são consideradas entradas síncronas, pois só influenciam o circuito quando são habilitadas pelo sinal de clock, portanto possuem um sincronismo com a entrada clock. Porém existem entradas que não dependem dos sinais de clock para efetuarem ações no circuito. São as chamadas entradas assíncronas e são elas: preset e clear. A entrada preset força Q =, independente das outras entradas e do clock. Já a entrada clear força Q =, também independente de outras entradas Flip-Flop JK com Preset e Clear Conforme dito, o flip-flop poderá assumir valores Q = e Q = mediante a utilização das entradas preset e clear. Estas entradas são inseridas no circuito, conforme mostra a figura 2.9. Podemos observar que mesmo com CLK =, portanto com J e K bloqueadas, podemos impor ao circuito Q = com PR (preset) = ou Q = com CLR (clear) =. Outra observação é que quando PR = CLR =, o circuito funciona normalmente como sendo um flip-flop JK. Um fator importante é que as entradas PR e CLR não podem assumir o valor simultaneamente (PR = CLR = ), pois acarretaria uma situação não permitida. CLR PR Q NÃO PERMITIDO FUNCIONAMENTO NORMAL

9 22 Figura 2.9 Circuito do Flip-Flop JK com as entradas preset e clear. Para facilitar, utilizamos um bloco representativo mostrado na figura 2.. Figura 2. Bloco representativo do flip-flop JK. Os círculos na simbologia do bloco, indicam que as entradas Preset e Clear são ativadas por nível, ou seja, funcionam com nível aplicado. Para utilizar essas entradas com nível, basta colocar inversores no circuito e, na simbologia, excluir os círculos empregados Circuitos de Disparos O flip-flop apresenta uma característica indesejável. Quando a entrada clock for igual a, teremos o circuito funcionando como sendo um circuito combinacional. Nessa situação, se houver mudança nas entradas J e K, o circuito apresentará uma nova saída, podendo alterar seu estado tantas vezes quantas alterarem os estados das entradas J e K.

10 23 Para corrigir esse problema, utilizamos circuitos auxiliares, baseados nos atrasos de propagação das portas lógicas, que sensibilizam o circuito apenas quando ocorre a transição positiva (de o para ) ou negativa (de para ) do clock, ou seja, o circuito muda de estado apenas uma vez, de acordo com os valores presentes nas entradas J e K. Esses circuitos auxiliares são chamados de Circuitos de Disparos, onde enviarão níveis de sinal apenas na transição do sinal de clock Disparo na Borda de Subida ou Positiva O circuito de disparo por borda positiva é mostrado na figura 2.. Figura 2. Circuito de disparo por borda de subida. Sua tabela de funcionamento pode ser vista abaixo, lembrando que essa tabela exibe os atrasos de propagação nas portas lógicas para determinação do estado da saída. CLK CLK' CLKB Disparo por Borda de Descida ou Negativa O circuito de disparo por borda positiva é mostrado na figura 2.2. Figura 2.2 Circuito de disparo por borda de descida.

11 24 Sua tabela de funcionamento pode ser vista abaixo: CLK CLK' CLKB FF JK com Circuito de Disparo O circuito completo de um flip-flop JK com entradas assíncronas e circuito de disparo por borda negativa é descrito na figura 2.3. Figura 2.3 Flip-flop JK com circuito de disparo. A figura 2.4 mostra a simbologia para identificar o circuito sensível à descida e subida do clock com as entradas assíncronas preset e clear: Figura 2.4 Simbologia padrão de um flip-flop JK.

12 Flip-Flop tipo T A figura 2.5 representa um FF tipo T, que nada mais é do que um flip-flop JK com as entradas J e K em curto, eliminando assim parte da tabela verdade onde as entradas J e K são diferentes: J K Q Q a Q a T Q Q a Q a Figura 2.5 Flip-flop tipo T, sua simbologia e tabela de operação. Dizemos que quando T =, o flip-flop está em Toggle Mode (Modo de Comutação) onde a cada descida do clock, a saída apresenta um estado complementar ao anterior. Isso será muito utilizado no estudo de contadores assíncronos que serão estudados posteriormente.

13 Flip-Flop tipo D A figura 2.6 representa um FF tipo D, que nada mais é do que um FF JK com as entradas J e K complementares, eliminando assim parte da tabela verdade onde as entradas J e K são iguais: J K Q Q a Q a D Q Figura 2.6 Flip-flop tipo T, sua simbologia e tabela de operação Considerações quanto a Energização de um flip-flop. Quando o circuito de um flip-flop é energizado, não é possível prever o estado inicial da saída quando as entradas estiverem desativadas. Portanto, se a aplicação em questão exigir um estado inicial específico, deve-se garantir esse estado utilizando as entradas assíncronas (PRE e CLR). Sendo assim, para garantir o pulso exigido em uma das entradas assíncronas, faz-se uso de um circuito RC conectado a elas, como mostra a figura 2.7. Figura 2.7 Circuito RC para garantir que a saída Q seja quando o circuito é energizado.

14 Circuitos Geradores de Clock Oscilador Schmitt-Trigger CI FREQUÊNCIA CONDIÇÃO LS4 74HC4,8 f RC R 5Ω,8 f RC R 2 kω,2 f RC R MΩ Multivibrador Astável com CI LM555 5V T V t t2 t t 2 =,693. R =,693.( R T = t f = T + t 2 B. C A + R B ). C R R A A kω + R B C 6pF 6,6MΩ

15 Aplicações de Flip-Flops Circuito Anti-Trepidação Quando utilizamos chaves mecânicas, aos acionarmos seus contatos, são geradas trepidações aleatórias, como mostrado na figura 2.8: Figura 2.8 Trepidação aleatória gerada por chaves mecânicas. 2.9: Para eliminar a trepidação dos contatos mecânicos, utilizamos o circuito mostrado na figura Figura 2.9 Circuito anti-trepidação utilizando flip-flop RS.

16 Detector de Sequência de Entrega O circuito da figura 2.2 indica qual entre dois sinais distintos chegou primeiro no flip-flop: Figura 2.2 Circuito detector de sequência de entrega. A B Q A B Q Q = A vai a antes que B. Q = B vai a antes que A Divisor de Frequência

17 3 CLR CLK f QA f / 2 QB f / 4 QC f / 8

18 Exercícios de Fixação ) Levante a tabela verdade do Flip-Flop da figura abaixo e identifique as entradas S e R. 2) Construa as tabelas verdade de cada um dos circuitos abaixo (X / Y / Qa e Qf) e, a partir dessas tabelas, monte tabelas simplificadas (X / Y / Q).

19 32 3) Qual é o estado de repouso das entradas PR e CLR? Qual é o estado ativo de cada entrada? 4) Quais serão os estados Q e Q após a entrada CLR ser ativada? 5) Quando o circuito de qualquer FF é energizado, é impossível determinar os estados iniciais de Q e Q. O que poderia ser feito para garantir que um FF sempre comece no estado em que Q =? 6) Quando a entrada PRE é ativada, qual é o estado das saídas Q e Q? 7) Quais são os dois tipos reconhecimento de entradas de clock que um FF possui? 8) Qual é o significado do termo disparado por borda? 9) Que condição de entrada para J e K sempre faz a saída Q = no instante em que ocorre a transição ativa de CLK? ) Qual a diferença entra a operação de uma entrada síncrona e a de uma entrada assíncrona? ) Um FF D pode responder às entradas D e CLK enquanto PR =? E quando PR =? 2) Relacione as condições necessárias para que um FF JK disparado por borda positiva e com entradas assíncronas ativas em nível baixo comute para o estado oposto. Represente esse FF com a simbologia padrão. 3) Indique se verdadeiro ou falso e justifique: i) A entrada SET nunca pode ser usada para gerar Q =. ii) A entrada CLK afeta a saída do FF apenas quando ocorre uma transição ativa na entrada de controle. iii) Um FF JK pode ser usado como um FF RS, porém um FF RS não pode ser usado como um FF JK. iv) A saída Q será igual ao nível lógico na entrada D em todos os instantes.

20 33 4) Construa as tabelas verdade dos FF tipo RS, JK, T e D. Todos devem conter as entradas assíncronas PR e CLR, além de serem ativados por borda de subida. Desenhe cada um de seus símbolos padrão. 5) Utilizando um flip-flop tipo D e um circuito combinacional externo, elabore um flip-flop tipo T. 6) Utilizando um flip-flop tipo D e um circuito combinacional externo, elabore um flip-flop JK. 7) Utilizando um flip-flop tipo T e um circuito combinacional externo, elabore um flip-flop tipo D. 8) Utilizando um flip-flop tipo T e um circuito combinacional externo, elabore um flip-flop JK. 9) Para cada um dos mapas de pulso abaixo, analise o que ocorre e esboce a saída Q, considerando FF ideais e ativados por borda de descida: CLR' CLK J K Q PR' CLK J K Q

21 34 PR' CLR' CLK D Q PR' CLR' CLK T Q 2) A partir do circuito abaixo, complete o mapa de pulsos (Q e Q ), sabendo que a constante de tempo RC do circuito atua instantes antes do mapa de pulsos começar a ser escrito.

22 35 pre' clr' clk J K Q Q' 2) Completar o mapa de pulsos referente ao circuito abaixo, sabendo que a constante de tempo RC do circuito atua instantes antes do mapa de pulsos começar a ser escrito.

23 36 x cka ckb clk pre' clr' j k q q' q2