Arquitectura de Computadores (ACom)

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1 Arquitectura de Computadores (ACom) MEAer Acetatos das Aulas Teóricas Versão Português Aula N o 16: Título: ; Arquitecturas de processadores em pipeline Sumário: (registos, bits de estado, memória, instruções);. 2014/2015 Nuno.Roma@tecnico.ulisboa.pt

2 Arquitectura de Computadores (ACom) ; Arquitecturas de processadores em pipeline Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 1 / 52 Aula Anterior Na aula anterior... Unidades de Processamento e de Controlo do P3 Fluxo de Execução de uma Instrução Carregamento do Registo de Instrução Carregamento dos Operandos Execução da Instrução Escrita do Resultado Teste de Interrupções Exemplos Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 2 / 52

3 Road Map Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 3 / 52 Planeamento Planeamento Semana Teórica 1 Teórica 2 Problemas (P) / Laboratório (L) 16-fev a 20-fev 23-fev a 27-fev CARNAVAL Apresentação da cadeira; Introdução P0: Revisões SD Instruções Assembly; Operandos e modos de endereçamento; Processador P3 Operandos; Pilha; Instruções de acesso à memória; Codificação das instruções. L1: Modos de endereçamento 02-mar a 06-mar 09-mar a 13-mar Operações lógicas e aritméticas ISA do P3 P1: Assembly do P3 Periféricos do P3; Interrupções econtagemdo tempo no P3 Traduçãode linguagemdealtonívelpara Assembly L2: Instruções Aritméticas e Salto 16-mar a 20-mar 23-mar a 27-mar 30-mar a 03-abr 06-abr a 10-abr Técnicas de programação em Assembly Geração do código objecto. L3: Rotinas; Passagem parâmetros Estrutura de um processador Unidade de processamento Unidade de controlo PÁSCOA PÁSCOA PÁSCOA Controlo microprogramado; Organização interna do P3: circuito de dados P2: Interrupções; Codificação de Instruções L4: IO; Interrupções 13-abr a 17-abr 20-abr a 24-abr 27-abr a 01-mai Organização interna do P3: circuito de controlo Organização interna do P3: microprogramação ; Arquitecturas de processadores em pipeline Dependências dados e de controlo; Conflitos Arquitecturas de processadores em pipeline; Dependências Tópicos avançados de arquitectura de computadores P3: Micro-programação L5: Micro-programação L6: Arduino 04-mai a 08-mai 11-mai a 15-mai 18-mai a 22-mai 25-mai a 29-mai Sistema de memória Memórias cache: políticas de substituição L7: s Memórias cache: políticas deescrita Memória virtual: TLB Memória virtual: definições, tabela de páginas hierárquica Espaços de endereçamento: memória e entradas/saídas P4: ; Caches L8: Caches Modos de transferência de dados DMA e Processadores IO P5: Mem. Virtual; Comunicação; IO. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 4 / 52

4 Sumário Hoje: ISA da família Intel x86 (registos, bits de estado, memória, instruções);. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 5 / 52 Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 6 / 52

5 Intel 4004 (1971) Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 7 / 52 Intel 4004 (1971) Intel 8086 (1978) Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 7 / 52

6 Intel 4004 (1971) Intel 8086 (1978) Intel Pentium IV (2000) Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 7 / 52 Intel 4004 (1971) Intel 8086 (1978) Intel Pentium IV (2000) Intel Core i7 (2008) Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 7 / 52

7 Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 8 / 52 Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 8 / 52

8 Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 8 / 52 Processador Intel 8086 Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 9 / 52

9 Arquitectura do processador Intel 8086 BIU - Bus Interface Unit EU - Execution Unit IP - Instruction Pointer Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 10 / 52 Arquitectura do processador Intel 8086 Primeiras gerações: 8086 / 8088 / / processadores de 16 bits Conjunto de Instruções da (Instruction-Set Architecture ISA) Registos Bits de estado Memória Instruções Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 11 / 52

10 Registos do processador 8086 Registos do processador 8086: Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 12 / 52 Registos genéricos do processador 8086 Registos de uso geral de 16-bits: AX, BX, CX, DX Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 13 / 52

11 Registos genéricos do processador 8086 Registos de uso geral de 16-bits: AX, BX, CX, DX AX - accumulator BX - base CX - counter DX - data Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 13 / 52 Registos genéricos do processador 8086 Registos de uso geral de 16-bits: AX, BX, CX, DX AX - accumulator BX - base CX - counter DX - data AX BX CX DX AH AL BH BL CH CL DH DL Em alternativa a 8 registos de 8 bits! Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 13 / 52

12 Registos específicos do processador 8086 Registos específicos (todos de 16 bits): IP - Instruction Pointer, (equivalente ao PC do P3...) SP - Stack Pointer BP SI DI - Base Pointer - Source Index - Destination Index Mais o registo de estado... Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 14 / 52 Bits de Estado Registo de Estado: x x x x OF DF IF TF SF ZF x AF x PF x CF x - bit não usado OF - excesso (overflow) DF - direcção: nas instruções de manipulação de strings, indica se se começa de frente para trás ou de trás para a frente IF - interrupt enable TF - execução passo-a-passo: normalmente usada pelo debugger SF - sinal (equivalente ao bit de estado negative do P3) ZF - zero AF - auxiliary carry, equivalente ao bit de transporte, mas representa o transporte entre o 4 o e o 5 o bit dos registos PF - paridade: fica a 1 se o número de 1s do resultado for par CF - transporte Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 15 / 52

13 Organização da Memória Espaço de endereçamento de 1MByte (2 20 ), organizado ao Byte Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 16 / 52 Organização da Memória Espaço de endereçamento de 1MByte (2 20 ), organizado ao Byte O espaço de endereçamento está dividido em segmentos, cada um com 64kBytes Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 16 / 52

14 Organização da Memória Espaço de endereçamento de 1MByte (2 20 ), organizado ao Byte O espaço de endereçamento está dividido em segmentos, cada um com 64kBytes Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 16 / 52 Organização da Memória Espaço de endereçamento de 1MByte (2 20 ), organizado ao Byte O espaço de endereçamento está dividido em segmentos, cada um com 64kBytes No entanto, a cada momento apenas estão acessíveis 4 segmentos de 64kB cada: Code Segment - contém um troço do programa; Data Segment - contém dados do programa; Extra Segment - contém dados do programa; Stack Segment - contém a pilha. Memória disponível: 4 64kB = 256kB Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 16 / 52

15 Organização da Memória Endereço físico definido pelo par registo de segmento:deslocamento dentro do segmento Por exemplo: CS:IP CS 2 4 +IP CS IP + Endereço Físico 0h Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 17 / 52 Organização da Memória A cada instante apenas é possível aceder a 4 64kB = 256kB de memória: Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 18 / 52

16 Organização da Memória Exemplo: Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 19 / 52 Modos de Endereçamento Mesmos modos de endereçamento do P3: Por registo Imediato Directo Indirecto por registo Indexado, baseado, relativo Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 20 / 52

17 Modos de Endereçamento Mesmos modos de endereçamento do P3: Por registo Imediato Directo Indirecto por registo Indexado, baseado, relativo Instruções de 2 operandos Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 20 / 52 Modos de Endereçamento Mesmos modos de endereçamento do P3: Por registo Imediato Directo Indirecto por registo Indexado, baseado, relativo Instruções de 2 operandos Também como no P3, é uma arquitectura register-memory, portanto um dos operandos tem que ser um registo Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 20 / 52

18 Modos de Endereçamento Mesmos modos de endereçamento do P3: Por registo Imediato Directo Indirecto por registo Indexado, baseado, relativo Instruções de 2 operandos Também como no P3, é uma arquitectura register-memory, portanto um dos operandos tem que ser um registo Ao contrário do P3, o modelo de memória é independent IO. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 20 / 52 Instruções Assembly Aritméticas Conversão Lógicas Deslocam. Controlo Pilha Transfer. Strings Genéricas ADD AAA AND SHL JMP PUSH MOV MOVS NOP ADC AAS OR SHR JCXZ POP XCHG STOS STC SUB AAM XOR SAL JO PUSHF IN LODS CLC SBB AAD TEST SAR JS POPF OUT SCAS CMC INC DAA ROL JC LAHF CMPS STD DEC DAS ROR JZ SAHF REP CLD NEG CBW RCL JP XLAT REPZ STI CMP CWD RCR JG LEA CLI MUL JL LDS HLT IMUL JA LES WAIT DIV JB LOCK IDIV LOOP ESC CALL RET INT INTO IRET Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 21 / 52

19 Mecanismos de entradas e saídas (IO) Mecanismos de entradas e saídas: Instruções específicas para IO: in out Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 22 / 52 Mecanismos de entradas e saídas (IO) Mecanismos de entradas e saídas: Instruções específicas para IO: in out Chamadas ao sistema operativo (ex: MS-DOS): Invocação (por software) de rotinas de atendimento de interrupção: Registo Ah armazena um código com o tipo da operação (ex: 02h - escreve um caracter) Chamada ao sistema executando a instrução int 21h Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 22 / 52

20 Mecanismos de entradas e saídas (IO) IO por chamada ao sistema operativo - exemplos: putchar( a ); MOV DL, a MOV AH, 02h INT 21h Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 23 / 52 Mecanismos de entradas e saídas (IO) IO por chamada ao sistema operativo - exemplos: putchar( a ); MOV DL, a MOV AH, 02h INT 21h c=getchar(); MOV AH, 01h INT 21h MOV C, AL Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 23 / 52

21 Mecanismos de entradas e saídas (IO) IO por chamada ao sistema operativo - exemplos: putchar( a ); MOV DL, a MOV AH, 02h INT 21h c=getchar(); MOV AH, 01h INT 21h MOV C, AL c=getchar(); putchar(c); MOV AH, 01h INT 21h MOV DL, AL MOV AH, 02h INT 21h Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 23 / 52 Exemplo de programa em Assembly x86 code segment public assume cs:code,ds:code org 100h start: mov bx,offset msg ; bx points to string loop: mov al,[bx] ; load a character into al cmp al,0 ; see if it s a zero jz done ; quit if so cmp al,32 ; see if it s printable jl noprt ; don t print if not call printc ; otherwise print it noprt: inc bx ; point to next character jmp loop ; and loop back done: int 20h ; return to DOS ; subroutine to print the byte in al printc: push ax ; save ax and dx push dx mov dl,al ; use DOS to mov ah,02h ; print character int 21H pop dx ; restore ax and dx pop ax ret msg db This,9,31,32, is,20h, a string.,0 code ends end start Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 24 / 52

22 Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 25 / 52 Tempo de Execução Tempo de execução: T = n CPI f Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 26 / 52

23 Tempo de Execução Tempo de execução: T = n CPI f Clocks per Instruction (CPI) Depende do número de micro-instruções que devem ser executadas para cada instrução Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 26 / 52 Tempo de Execução Tempo de execução: T = n CPI f Clocks per Instruction (CPI) Depende do número de micro-instruções que devem ser executadas para cada instrução Instrução Número de ciclos NOP 4 MOV R1,40h 10 ADD R3,M[R2] 11 DEC R2 8 BR.NZ L1 13 (se tomado) BR.NZ L1 4 (se não tomado) MOV M[R1],R2 11 CALL 0200h 11 ADD M[R3+0100h],R1 13 SHR M[R4+0100h],15 59 Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 26 / 52

24 Tempo de Execução Tempo de execução: T = n CPI f Clocks per Instruction (CPI) Depende do número de micro-instruções que devem ser executadas para cada instrução Frequência (f) Depende da tecnologia; não representa garantidamente um melhor desempenho, pois pode obrigar a aumentar o CPI... Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 26 / 52 Tempo de Execução Tempo de execução: T = n CPI f Clocks per Instruction (CPI) Depende do número de micro-instruções que devem ser executadas para cada instrução Frequência (f) Depende da tecnologia; não representa garantidamente um melhor desempenho, pois pode obrigar a aumentar o CPI... Número de instruções (n) Depende do conjunto de instruções do processador e do processo de geração de código. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 26 / 52

25 Tempo de Execução Tempo de execução: T = n CPI f Do ponto de vista de quem concebe a arquitectura, a escolha do conjunto de instruções (ISA) é fundamental para conseguir o nível de eficiência desejado Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 27 / 52 Tempo de Execução Tempo de execução: T = n CPI f Do ponto de vista de quem concebe a arquitectura, a escolha do conjunto de instruções (ISA) é fundamental para conseguir o nível de eficiência desejado Nas gerações recentes de processadores tem-se procurado: Aumentar a frequência de trabalho; Reduzir o n o de ciclos de relógio por instrução (CPI); Reduzir o n o de instruções necessárias para executar uma tarefa; Executar, em paralelo, diversas operações de que é composta cada instrução. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 27 / 52

26 Pipelining numa lavandaria Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 28 / 52 Pipelining numa lavandaria 4 lotes, cada um com a duração de 4 30 min = 2 horas: Lavar; Secar; Dobrar/Engomar; Guardar. Tempo total: 4 lotes 2 horas = 8 horas!!! Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 28 / 52

27 Pipelining numa lavandaria Aproximação em : Tempo total = 3.5 horas Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 28 / 52 Execução em paralelo de instruções Exemplo: MOV R1,9 MOV R2,R0 Ciclo: ADD R2,M[Start+R1] DEC R1 BR.NN Ciclo As duas primeiras instruções não dependem uma da outra... Porque não executá-las em paralelo? Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 29 / 52

28 Execução de uma Instrução Assembly Fases de execução de uma instrução Assembly: 1.(F) Leitura da Instrução (Fetch) Ler codificação da instrução para um registo interno e incrementar o contador de programa (PC). Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 30 / 52 Execução de uma Instrução Assembly Fases de execução de uma instrução Assembly: 1.(F) Leitura da Instrução (Fetch) Ler codificação da instrução para um registo interno e incrementar o contador de programa (PC). 2.(D) Descodificação Interpretação dos campos da instrução para determinar o tipo de instrução e cópia dos operandos para registos temporários. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 30 / 52

29 Execução de uma Instrução Assembly Fases de execução de uma instrução Assembly: 1.(F) Leitura da Instrução (Fetch) Ler codificação da instrução para um registo interno e incrementar o contador de programa (PC). 2.(D) 3.(X) Descodificação Interpretação dos campos da instrução para determinar o tipo de instrução e cópia dos operandos para registos temporários. Execução Cálculo do resultado da instrução. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 30 / 52 Execução de uma Instrução Assembly Fases de execução de uma instrução Assembly: 1.(F) Leitura da Instrução (Fetch) Ler codificação da instrução para um registo interno e incrementar o contador de programa (PC). 2.(D) 3.(X) 4.(W) Descodificação Interpretação dos campos da instrução para determinar o tipo de instrução e cópia dos operandos para registos temporários. Execução Cálculo do resultado da instrução. Escrita do Resultado (Write-back) Escrita do resultado no local especificado pela instrução. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 30 / 52

30 Execução num Processador CISC Estrutura de um processador de ciclo único: Unidade de Controlo Unidade de Processamento Op1 Banco de Registos ALU Op2 PC IR Barramento de Endereços Barramento de Dados Res Elementos fundamentais: Unidade de Controlo Unidade de Processamento: Banco de Registos e Unidade Lógica e Aritmética (ULA ou ALU) Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 31 / 52 Execução num Processador CISC Unidade de Processamento Unidade de Controlo Op1 Banco de Registos ALU Op2 PC IR Barramento de Endereços Barramento de Dados Res Unidade de Processamento: utilizada repetidamente em todas as fases de execução de uma instrução: F D 1 D 2 X 1 X 2 X 3 X 4 W F D 1 D 2 D 3 X 1 W F D 1 X 1 X 2 X 3 W Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 32 / 52

31 Execução num Processador CISC Unidade de Processamento Unidade de Controlo Op1 Banco de Registos ALU Op2 PC IR Barramento de Endereços Barramento de Dados Res Unidade de Processamento: utilizada repetidamente em todas as fases de execução de uma instrução: F D 1 D 2 X 1 X 2 X 3 X 4 W F D 1 D 2 D 3 X 1 W F D 1 X 1 X 2 X 3 W Instruções tão complexas quanto o desejado Dificuldade em paralelizar a execução das instruções Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 32 / 52 Processadores RISC vs CISC Existe um compromisso entre a complexidade das instruções e a velocidade que elas podem ser executadas... Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 33 / 52

32 Processadores RISC vs CISC Existe um compromisso entre a complexidade das instruções e a velocidade que elas podem ser executadas... Assim, os processadores podem ser classificados em duas categorias: Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 33 / 52 Processadores RISC vs CISC Existe um compromisso entre a complexidade das instruções e a velocidade que elas podem ser executadas... Assim, os processadores podem ser classificados em duas categorias: CISC - Complex Instruction Set Computers RISC - Reduced Instruction Set Computers Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 33 / 52

33 Processadores RISC vs CISC Existe um compromisso entre a complexidade das instruções e a velocidade que elas podem ser executadas... Assim, os processadores podem ser classificados em duas categorias: CISC - Complex Instruction Set Computers: Conjunto de instruções complexo, demorando um n o variável de ciclos de relógio; Modos de endereçamento complexos; Não uniformidade dos formatos de codificação; Programas compactos, com n o reduzido de instruções. Exemplos: P3, Pentium IV, etc. RISC - Reduced Instruction Set Computers Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 33 / 52 Processadores RISC vs CISC Existe um compromisso entre a complexidade das instruções e a velocidade que elas podem ser executadas... Assim, os processadores podem ser classificados em duas categorias: CISC - Complex Instruction Set Computers RISC - Reduced Instruction Set Computers: Conjunto de instruções reduzido; Modos de endereçamento simples e com restrições; Codificação das instruções uniforme; Tempo de execução das instruções menor e uniforme; Programas mais extensos. Exemplos: ARM, MIPS, etc. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 33 / 52

34 Processadores RISC vs CISC Existe um compromisso entre a complexidade das instruções e a velocidade que elas podem ser executadas... Assim, os processadores podem ser classificados em duas categorias: CISC - Complex Instruction Set Computers RISC - Reduced Instruction Set Computers Na prática, a geração RISC tem vindo a oferecer melhores desempenhos, pois verifica-se que muitas das instruções e modos de endereçamento dos CISC raramente são utilizados na prática, embora contribuam para uma maior complexidade do hardware e um consequente redução da frequência de trabalho. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 33 / 52 Características dos Processadores RISC Características dos Processadores RISC: Todas as instruções demoram o mesmo tempo a executar; Instruções simples: só o que a ULA fornece; Modos de endereçamento: só imediato e por registo; Formatos rígidos para as instruções assembly. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 34 / 52

35 Comparação CISC vs RISC F CISC RISC Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 35 / 52 Comparação CISC vs RISC CISC RISC F IR M[PC],PC+=instLen IR M[PC],PC++ D Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 36 / 52

36 Comparação CISC vs RISC CISC RISC F IR M[PC],PC+=instLen IR M[PC],PC++ D Diferentes modos de endereçamento Apenas por registo ou imediato X Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 37 / 52 Comparação CISC vs RISC CISC RISC F IR M[PC],PC+=instLen IR M[PC],PC++ D Diferentes modos de endereçamento Apenas por registo ou imediato X W Sequência arbitrária de operações na ULA Apenas uma operação da ULA Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 38 / 52

37 Comparação CISC vs RISC CISC RISC F IR M[PC],PC+=instLen IR M[PC],PC++ D Diferentes modos de endereçamento Apenas por registo ou imediato X W Sequência arbitrária de operações na ULA Escrita do resultado num registo ou posição de memória Apenas uma operação da ULA Escrita do resultado num registo ou posição de memória Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 39 / 52 Processadores RISC do tipo Load/Store Arquitecturas RISC do tipo Load/Store: Instruções aritméticas e lógicas, que apenas operam sobre registos; Instruções de transferência de dados entre memória e registos: Load Store Instruções de controlo. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 40 / 52

38 Fases do Processador MIPS Uma fase adicional para a leitura ou escrita de dados em memória: só utilizada pelas instruções load e store. F - D - X - M - W - Leitura da Instrução (Fetch) Descodificação Execução Acesso à Memória Escrita do Resultado (Write-back) Cada fase dura exactamente um ciclo de relógio. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 41 / 52 Fases do Processador MIPS Uma fase adicional para a leitura ou escrita de dados em memória: só utilizada pelas instruções load e store. F - D - X - M - W - Leitura da Instrução (Fetch) Descodificação Execução Acesso à Memória Escrita do Resultado (Write-back) Cada fase dura exactamente um ciclo de relógio. 1. (F) Fetch IR M[PC],PC PC+4 Considerando palavras de 32-bits (4 Bytes) Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 41 / 52

39 Fases do Processador MIPS 2. (D) Descodificação Descodificação da instrução Leitura dos operandos do banco de registos Extensão de sinal da constante Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 42 / 52 Fases do Processador MIPS 3. (X) Execução Operação ULA sobre 2 registos Operação ULA sobre 1 registo e constante Cálculo do endereço efectivo Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 43 / 52

40 Fases do Processador MIPS 3. (X) Execução Operação ULA sobre 2 registos Operação ULA sobre 1 registo e constante Cálculo do endereço efectivo 4. (M) Acesso Memória Se load, lê memória de dados Se store, escreve na memória de dados Resolução do salto Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 43 / 52 Fases do Processador MIPS 3. (X) Execução Operação ULA sobre 2 registos Operação ULA sobre 1 registo e constante Cálculo do endereço efectivo 4. (M) Acesso Memória Se load, lê memória de dados Se store, escreve na memória de dados Resolução do salto 5. (W) Write-Back Quer no caso de uma operação na ULA, quer numa instrução load, escreve o resultado no banco de registos Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 43 / 52

41 Arquitectura do Processador MIPS Cada fase de execução é um andar do pipeline (pipeline stage); Cada andar do pipeline tem capacidade de processamento autónomo; Registos entre andares guardam valores intermédios; Velocidade de processamento limitada pelo andar mais lento. Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 44 / 52 Arquitectura do Processador MIPS Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 45 / 52

42 Processamento de Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 46 / 52 Processamento de Ciclo de Relógio Instrução i F D X M W i + 1 F D X M W i + 2 F D X M W i + 3 F D X M W i + 4 F D X M W Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 47 / 52

43 Processamento de Ciclo de Relógio Instrução i F D X M W i + 1 F D X M W i + 2 F D X M W i + 3 F D X M W i + 4 F D X M W Todas as instruções passam por todos os andares/fases, quer o utilizem ou não! Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 47 / 52 Desempenho do Speedup pipe = Tempo Medio sem Tempo Medio com = CPI serie T clk serie CPI pipe T clk pipe = CPI serie CPI pipe T clk serie T clk pipe Caso ideal: CPI pipe = 1 CPI serie = #andares Speedup pipe = #andares T clk serie T clk pipe Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 48 / 52

44 Desempenho do Throughput (taxa de execução) Número de instruções executadas por unidade de tempo. parâmetro que interessa Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 49 / 52 Desempenho do Throughput (taxa de execução) Número de instruções executadas por unidade de tempo. parâmetro que interessa Latência Tempo que uma instrução demora a executar-se. a latência aumenta com a introdução do pipeline! Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 49 / 52

45 Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 50 / 52 : Análise de conflitos: Conflitos estruturais Conflitos de dados Conflitos de controlo Resolução de conflitos Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 51 / 52

46 Nota de Agradecimento Agradecimento Algumas páginas desta apresentação foram extraidas de: [1] José Carlos Monteiro, Arquitectura de Computadores, Instituto Superior Técnico (IST), Universidade Técnica de Lisboa, Portugal, Prof. Nuno Roma ACom 2014/15 (MEAer) - DEEC-IST 52 / 52