Universidade Federal da Bahia Instituto de Matemática Departamento de Ciência da Computação MATA49 Programação de software básico Arquitetura Intel

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1 Universidade Federal da Bahia Instituto de Matemática Departamento de Ciência da Computação MATA49 Programação de software básico Arquitetura Intel Processadores 8086 Registradores: 16 bits 1978 Data bus: 16 bits Endereçamento: 20 bits Memória máxima: 1 MB 8088 Registradores: 16 bits 1979 Data bus: 8 bits Endereçamento: 20 bits Memória máxima: 1 MB Registradores: 16 bits 1982 Data bus: 16 bits Endereçamento: 20 bits (modo real) ou 24 bits (modo protegido) Memória máxima: 1 MB (modo real) ou 16 MB (modo protegido) Registradores: 32 bits 1985 Data bus: 32 bits Endereçamento: 32 bits Memória máxima: 4 GB Estágios paralelos: Bus Interface Unit acesso a memória e I/O Code Prefetch Unit recebe o código objeto do BIU e o enfileira Instruction Decode Unit decodifica o objeto do CPU em microcódigo Execution Unit executa o microcódigo Segment Unit traduz endereços lógicos em lineares Paging Unit traduz endereços lineares em físicos Registradores: 32 bits 1989 Data bus: 32 bits Endereçamento: 32 bits Memória máxima: 4 GB 5-Pipelined Stages permite operar 5 instruções em diferentes estágios 8KB First Level Processor Cache X87 Float Point Unit integrado Pentium Registradores: 32 bits 1993 Data bus: 64 bits Endereçamento: 32 bits Memória máxima: 4 GB 2-way Superscalar Pipelines permite executar 2 instruções por clock Branch Prediction Table implementa mais performance em laços 8KB First Level Processor Cache para código 8KB First Level Processor Cache para dados Advanced Programmable Interrupt Controller para múltiplos processadores 1

2 P6 Family 1995 Pentium Pro Registradores: 32 bits Data Bus: 64 bits Endereçamento: 36 bits Memória máxima: 64 GB 3-way Superscalar Pipelines permite executar 3 instruções por clock Dynamic Execution Micro-data flow analysis Out of order execution Superior branch prediction Speculative execution 3 Instruction Decode Units (micro-ops) 5 Execution Units 2 Integer Units 2 Float Point Units 1 Memory Interface Unit 2 8KB First Level Processor Cache 1 256KB Second Level Processor Cache 1997 Pentium II Multimedia Extensions (MMX) Technology 2 16KB First Level Processor Cache 1 256KB, 512KB ou 1MB Second Level Processor Cache 1998 Pentium II Xeon 4-way ou 8-way Superscalar Pipelines 2MB Second Level Processor Cache 1998 Celeron 128KB Second Level Processor Cache Plastic Pin Grid Array (PPGA) 1999 Pentium III Streaming SIMD Extensions (SSE) Conjunto de registradores de 128 bits 1999 Pentium III Xeon Advanced Transfer Cache 2000 Pentium 4 Intel NetBurst micro-architecture Streaming SIMD Extensions 2 (SSE2) Suporte para Hyper-Threading Technology 2003 Pentium M Dynamic Execution 2 32KB First Level Processor Cache 1 1MB Second Level Processor Cache Advanced Branch Prediction and Data Prefech Logic Streaming SIMD Extensions 2 (SSE2) 2

3 Registradores e endereçamento nos processadores Intel 8088 a AH BH CH AL BL CL Data registers: AX, AH, AL: Acumulator BX, BH, BL: Base CX, CH, CL: Counter DX, DH, DL: Data DH DL H: high L: low SP BP SI Addressing registers: SP: Stack Pointer BP: Base Pointer SI: Source Index DI: Destination Index DI IP FLAGS Instruction Pointer register Flags register CS SS DS ES Segment registers: CS: Code Segment SS: Stack Segment DS: Data Segment ES: Extra Segment Data Segment Register Segmento Deslocamento Endereço efetivo = Dado 3

4 Registradores e endereçamento nos processadores Intel em diante EAX EBX ECX EDX ESP EBP ESI EDI AH BH CH DH AL BL CL DL SP BP SI DI Data registers: Address registers: EAX,AX, AH, AL: Acumulator EBX,BX, BH, BL: Base ECX,CX, CH, CL: Counter EDX,DX, DH, DL: Data E: extended H: high L: low ESP, SP: Stack Pointer EBP, BP: Base Pointer ESI, SI: Source Index EDI, DI: Destination Index EIP EFLAGS Instruction Pointer register Flags register CS SS DS ES FS GS Selector registers: CS: Code Selector SS: Stack Selector DS: Data Selector ES: Extra Selector FS: Extra Selector GS: Extra Selector Data Selector register Deslocamento Descriptor Base Limit Dado Segmento 4

5 Processador Intel Execution Unit Bus Interface Unit AH BH CH DH AL BL CL DL SP BP SI DI Program control CS SS DS ES A principal função da BIU é gerenciar a BCU, Segment (Selector) registers e Instruction Queue. A BIU também controla o fluxo de dados para a EU, para a memória e para dispositivos de I/O. Outra função da BIU é transferir instruções ready to execute para a Instruction Queue. Para isso, a BIU look ahead and prefetch instruções. EU e BIU trabalham em paralelo. A EU notifica a BIU quando precisa acessar dados na memória ou em dispositivos de I/O. A EU também requisita instruções da Instruction Queue para execução. BCU Bus ALU CU 1 2 Instruction Queue FLAGS 3... IP N ALU: Arithmetic and Logic Unit CU: Control Unit BCU: Bus Control Unit Look ahead and prefetch Pipelining Pipelining: a preparação de uma instrução (antes de sua execução) é dividida em passos seqüenciais Até single-stage pipeline: uma instrução é completada antes de iniciar a preparação e execução da próxima Pentium 5-stage pipelining structure PentiumPro 12-stage pipelining structure Capacidade de execução dinâmica: 1. Multiple branch prediction: o processador olha algumas etapas adiante para predizer o que será processado em seguida. 2. Dataflow analysis: envolve análises de dependências entre instruções. 3. Specutative execution: utiliza os resultados dos passos 1 e 2 anteriores para, especulativamente, executar instruções. 5

6 Formato e codificação das instruções do processador Intel byte 1 byte 2 bytes 3 a 6 Op. code MOD G R/M byte bits 1 0 tamanho: = 0: byte ( 8 bits ) = 1: word ( 16 bits ) 1 direção: = 0: de registrador = 1: para registrador 2 a 7 código da instrução 2 0 a 2 endereçamento registrador/memória 3 a 5 seleção de registrador 6 a 7 seleção de registrador/memória 3 a 6 deslocamentos e operandos imediatos R/M MOD=00 MOD=01 MOD=10 MOD=11 MOD=11 W=0 W=1 000 BX + SI BX + SI + d8 BX + SI = d16 AL AX 001 BX + DI BX + DI + d8 BX + DI + d16 CL CX 010 BP + SI BP + SI + d8 BP + SI + d16 DL DX 011 BP + DI BP + DI + d8 BP + DI + d16 BL BX 100 SI SI + d8 SI + d16 AH SP 101 DI DI + d8 DI + d16 CH BP 110 direto BP + d8 BP + d16 DH SI 111 BX BX + d8 BX + d16 BH DI REG W=0 W=1 000 AL AX 001 CL CX 010 DL DX 011 BL BX 100 AH SP 101 CH BP 110 DH SI 111 BH DI 6