Nível da Arquitetura do Conjunto de Instruções. Ronaldo de Freitas Zampolo

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1 Nível da Arquitetura do Conjunto de Instruções Ronaldo de Freitas Zampolo

2 Tópicos Introdução Visão geral do nível ISA Tipos de dados Formatos de instruções Endereçamento Tipos de instruções Fluxo de controle Nível da Arquitetura do Conjunto de Instruções p.

3 Introdução Interface software hardware Definição das funcionalidades da máquina Questões referentes ao mercado Compatibilidade com máquinas antigas melhoramentos na arquitetura Longevidade tecnológica Facilidade para geração de código Nível da Arquitetura do Conjunto de Instruções p.

4 Visão geral Propriedades Define o aspecto da máquina para o programador Conjunto de instruções para o qual o compilador deve gerar código Instruções, modelo de memória e registradores implementados Documentação (especificações) Modos de execução: kernel: executar o sistema operacional (permite execução de qualquer instrução) usuário: executar programas de aplicação (não permite a execução de instruções mais sensíveis) Nível da Arquitetura do Conjunto de Instruções p.

5 Visão geral Modelos de memória N o de bits por palavra N o de bits para endereçamento Memória alinhada ou não-alinhada 8 Bytes Address 8 Bytes Address Aligned 8-byte word at address 8 Nonaligned 8-byte word at address 12 (a) (b) Nível da Arquitetura do Conjunto de Instruções p.

6 Visão geral Modelos de memória (cont.) Big-endian ou little-endian Address Big endian Little endian Address bit word Byte 32-bit word Byte (a) (b) Nível da Arquitetura do Conjunto de Instruções p.

7 Visão geral Registradores Funções: controlar execução de programas, guardar resultados temporários, etc. Categorias: Registradores de propósito específico: cumprem uma função específica (Ex.: SP e PC) Registradores de propósito geral: armazenamento de variáveis locais e resultados intermediários (evitar acesso à memória externa) Registradores de controle: controlam caches, memória, E/S (Ex.: PSW - program status word) Nível da Arquitetura do Conjunto de Instruções p.

8 Visão Geral Instruções Principal característica de um nível ISA Controle de tudo que uma máquina pode fazer Nível da Arquitetura do Conjunto de Instruções p.

9 Visão geral Pentium II Suporte completo para execução de programas para 8086 e 8088 (16 bits) Resquícios do 8080 (8 bits) 8080: compatível com o 8008, que era baseado no 4004 (4 bits) Compatibilidade = restrições no desenvolvimento da arquitetura 80286: 16 bits com endereçamento maior 80386: 32 bits Nível da Arquitetura do Conjunto de Instruções p.

10 Visão geral Pentium II (cont.) Três modos de operação: Modo real: funciona como se fosse um simples 8088 Modo virtual 8086: roda 8088 no modo protegido (ambiente isolado) Modo protegido: Pentium II real Níveis de privilégio controlados pela PSW Nível 0: modo kernel (acesso a todos os recursos, SO) Nível 3: modo usuário (bloqueio a instruções críticas e registradores de controle que possam derrubar a máquina) Nível da Arquitetura do Conjunto de Instruções p.

11 Visão geral Pentium II (cont.) Endereçamento: segmentos de 2 32 endereços cada UNIX e Windows: suportam apenas um segmento (memória linear de 2 32 bytes) Cada byte: endereço próprio Palavras de 32 bits little-endian Nível da Arquitetura do Conjunto de Instruções p.1

12 Visão geral Pentium II (cont.) Bits 16 8 AH BH CH DH A X B X C X D X 8 AL BL CL DL EAX EBX ECX EDX ESI EDI EBP ESP CS SS DS ES FS GS EIP EFLAGS Nível da Arquitetura do Conjunto de Instruções p.1

13 Visão geral Pentium II (cont.) EAX, EBX, ECX, EDX: 32 bits EAX: principal registrador aritmético EBX: armazenamento de ponteiros ECX: execução de loops EDX: multiplicação e divisão (64 bits junto com o EAX) ESI: ponteiros para manipulação de strings (fonte) EDI: ponteiros para manipulação de strings (destino) Nível da Arquitetura do Conjunto de Instruções p.1

14 Visão geral Pentium II (cont.) EPB: ponteiro para a base do quadro da pilha local (apontador de quadro) ESP: apontador de pilha CS GS: registradores de segmento EIP (extended instruction pointer): contador de programa EFLAGS: PSW (program status word) da arquitetura IA-32 Nível da Arquitetura do Conjunto de Instruções p.1

15 Visão geral UltraSPARC II SPARC original: 32 bits SPARC II: 64 bits Memória endereçável: vetor de 2 64 bytes (implementações atuais: 2 44 ) Ordenação dos bytes: big-endian (podendo ser alterada usando o PSW) Dois grupos de registradores: 32 de propósito geral (R0 R31)e 32 de ponto flutuante Arquitetura load/store: operandos vêm dos registradores ou da própria instrução; os resultados são armazenados nos registradores Nível da Arquitetura do Conjunto de Instruções p.1

16 Visão geral UltraSPARC II Registradores de ponto flutuante: armazenam valores de 32, 64 ou 128 bits Janelas de registrador: suporte a chamadas de procedimento CWP (current window pointer) Nível da Arquitetura do Conjunto de Instruções p.1

17 Visão geral Registrador Nome alternativo Função R0 G0 Valor armazenado fixo em 0 por hardware. As tentativas de ar mazenamento nesse registrador são ignoradas R1 R7 G1 G7 Armazena variáveis globais R8 R13 O0 O5 Armazena parâmetros para procedimentos a serem chamados R14 SP Apontador de pilha R15 O7 Registrador de rascunho R16 R23 L0 L7 Armazena as variáveis locais do procedimento corrente R24 R29 I0 I5 Armazena os parâmetros de entrada R30 FP Ponteiro para a base do quadro da pilha corrente R31 I7 Armazena o endereço de retorno para o procedimento corrente Nível da Arquitetura do Conjunto de Instruções p.1

18 Visão geral UltraSPARC II (cont.) R0 R1 G0 G1 0 Global 1 R0 R1 G0 G1 0 Global 1 R7 G7 Global 7 Alternative name R7 G7 Global 7 R8 R13 R14 R15 O0 O5 SP O7 Stack pointer Temporary R16 L0 Local 0 CWP = 6 R8 O0 Outgoing parameter 0 R13 R14 R15 OS SP O7 R16 L0 Local 0 Outgoing parameter 5 Stack pointer Temporary CWP = 7 Overlap R23 L7 Local 7 R24 I0 Incoming parameter 0 R29 R30 R31 I5 FP I7 Incoming parameter 5 Frame pointer Return address R23 L7 Local 7 R24 10 Incoming parameter 0 R29 R30 R31 I5 FP I7 Incoming parameter 5 Frame pointer Return address CWP decremented on call in this direction Part of previous window Part of previous window Nível da Arquitetura do Conjunto de Instruções p.1

19 Visão geral Máquina Virtual Java Ordenação de bytes: big-endian Quatro regiões principais de memória: Quadro de variáveis locais Pilha de operandos Área de código Pool de constantes Restrições ao uso de ponteiros Limites de espaço: 64 KB Heap: armazenamento de objetos dinâmicos grandes Nível da Arquitetura do Conjunto de Instruções p.1

20 Visão geral Máquina Virtual Java (cont.) Current Operand Stack 3 SP Current Local Variable Frame 3 Local Variable Frame 2 LV Constant Pool Local Variable Frame 1 Method Area PC CPP Nível da Arquitetura do Conjunto de Instruções p.1

21 Tipos de dados Tipos de dados numéricos Inteiro: 8, 16, 32 e 64 bits Com sinal/sem sinal Ponto flutuante: 32, 64, 128 bits Tipos de dados não-numéricos Caractere ASCII: 7 bits UNICODE: 16 bits String Booleano Ponteiro Nível da Arquitetura do Conjunto de Instruções p.2

22 Tipos de dados Tipos de dados no Pentium II Inteiros Complemento a dois Com sinal/sem sinal 8, 16 e 32 bits Inteiro decimal codificado em binário Ponto flutuante 32 e 64 bits Especificação IEEE 754 Caracteres/Strings: ASCII (8 bits) Obs.: operandos não precisam estar alinhados na memória Nível da Arquitetura do Conjunto de Instruções p.2

23 Tipos de dados Tipos de dados no UltraSPARC II Inteiros Com sinal/ sem sinal 8, 16, 32 e 64 bits Ponto flutuante IEEE , 64 e 128 bits Obs.: operandos alinhados em memória Nível da Arquitetura do Conjunto de Instruções p.2

24 Tipos de dados Tipos de dados da JVM Inteiros Com sinal Complemento a dois 8, 16, 32 e 64 bits Ponto flutuante 32 e 64 bits Caractere UNICODE: 16 bits Nível da Arquitetura do Conjunto de Instruções p.2

25 Formatos de instruções Critérios Expansão dos códigos de operação Opcode Address 1 Address 2 Address 3 Nível da Arquitetura do Conjunto de Instruções p.2

26 Nível da Arquitetura do Conjunto de Instruções p.2 4-bit opcode 8-bit opcode 12-bit opcode 16-bit opcode 16 bits 0000 xxxx yyyy zzzz 0001 xxxx yyyy zzzz 0010 xxxx yyyy zzzz 1100 xxxx yyyy zzzz 1101 xxxx yyyy zzzz 1110 xxxx yyyy zzzz yyyy zzzz yyyy zzzz yyyy zzzz yyyy zzzz yyyy zzzz yyyy zzzz zzzz zzzz zzzz zzzz zzzz zzzz zzzz zzzz Bit number 15 3-address instructions 14 2-address instructions 31 1-address instructions 16 0-address instructions Expansão dos códigos de operação (cont.) Formatos de instruções

27 Formatos de instruções Formato das instruções do Pentium II Bytes PREFIX OPCODE MODE SIB DISPLACEMENT IMMEDIATE Bits Bits INSTRUCTION SCALE INDEX BASE Which operand is source? Byte/word Bits MOD REG R/M Nível da Arquitetura do Conjunto de Instruções p.2

28 Formatos de instruções Formato das instruções do UltraSPARC II Format a DEST OPCODE SRC1 0 FP-OP SRC2 1b DEST OPCODE SRC1 1 IMMEDIATE CONSTANT 3 Register Immediate DEST OP IMMEDIATE CONSTANT SETHI A COND OP PC-RELATIVE DISPLACEMENT BRANCH PC-RELATIVE DISPLACEMENT CALL Nível da Arquitetura do Conjunto de Instruções p.2

29 Formatos de instruções Formato das instruções da IJVM Bits Format 1 OPCODE 2 OPCODE BYTE BYTE = index, constant or type 3 OPCODE SHORT SHORT = index, constant or offset 4 OPCODE INDEX CONST 5 OPCODE INDEX DIMENSIONS 6 OPCODE INDEX #PARAMETERS 0 7 OPCODE INDEX CONST 8 OPCODE 32-BIT BRANCH OFFSET 9 OPCODE VARIABLE LENGTH Nível da Arquitetura do Conjunto de Instruções p.2

30 Endereçamento Endereçamento imediato Endereçamento direto Endereçamento via registrador Endereçamento indireto via registrador Endereçamento indexado Endereçamento base-indexado Endereçamento via estrutura de pilha Nível da Arquitetura do Conjunto de Instruções p.2

31 Endereçamento Modos de endereçamento para instruções de desvio condicional Ortogonalidade dos códigos de operação e modos de endereçamento Nível da Arquitetura do Conjunto de Instruções p.3

32 Endereçamento Modos de endereçamento do Pentium II Modos de endereçamento do UltraSPARC II Modos de endereçamento da JVM Nível da Arquitetura do Conjunto de Instruções p.3

33 Tipos de instruções Instruções de movimento de dados Operações diáticas Operações monádicas Comparações e desvios condicionais Instruções de chamada a procedimento Controle de loop Entrada e saída Nível da Arquitetura do Conjunto de Instruções p.3

34 Tipos de instruções Instruções do Pentium II Instruções do UltraSPARC II Instruções do picojava II Comparações Nível da Arquitetura do Conjunto de Instruções p.3

35 Fluxo de controle Fluxo seqüencial de controle e desvios Procedimentos Co-rotinas Traps Interrupções Nível da Arquitetura do Conjunto de Instruções p.3

36 Referências 1. Tanenbaum, A. S. Organização estruturada de computadores, 4ed, LTC, 2001, Rio de Janeiro, Cap. 3 Nível da Arquitetura do Conjunto de Instruções p.3