A 4GHZ DUAL MODULUS PRESCALER CIRCUIT WITH A 0.35 µm CMOS TECNOLOGY

Transcrição

1 A 4GHZ DUAL MODULUS PRESCALER CIRCUIT WITH A 0.5 µm CMOS TECNOLOGY Fernando Pedro H. Miranda, João Navarro S. Jr. Universidade de São Paulo (USP) nando@lsi.usp.br/ navarro@lsi.usp.br SUMMARY The work described consists in a project of a Dual-Modulus Prescaler 2/ to be used with RF communication systems (radio frequency) or more specifically, with Frequency Synthesizers. In this circuit the technique called the Extended True Single Phase Clock (E-TSPC), an extension of the True Single Phase Clock (TSPC) that uses a single phase, was applied. Additionally some new structures to double the data rate are also employed. With the two techniques, both a high speed and a low power consumption circuit were designed. The technology employed in the design is the AMS 0.5 µm with four metal levels and two polysilicon levels. The complete layout of the dual-modulus prescaler was drawn and some simulations are carried out on it. In the simulations was used the HSPICE with the BSIMv model, typical and slow parameters. The results are compared with the literature available implementations and with other prescaler author implementations. The final simulations indicate that the circuit can reach up to 4 GHz with 4.8 mw of power consumption and power supply of. V. Also, they indicate that in comparison with other implementations, our circuit is good for low power applications. RESUMO O trabalho descrito consiste no projeto de um Dual-Modulus Prescaler 2/ para ser usado com sistemas de comunicação RF (radio freqüência) ou mais especificamente, com sintetizadores de freqüência. Neste circuito a técnica chamada Extended True Single Phase Clock (E-TSPC), uma extensão da True Single Phase Clock (TSPC) que usa uma única fase de, é usada. Adicionalmente algumas novas estruturas para duplicar a taxa de saída dos dados são também empregadas. Com as duas técnicas foi projetado um circuito de alta velocidades e, ao mesmo tempo, com baixo consumo de potência. A tecnologia empregada no projeto é a AMS 0,5 µm com quatro níveis de metais e dois de silício policristalino. O layout completo do dual-modulus prescaler foi extraído e algumas simulações foram realizadas. Nas simulações foi usado o HSPICE com o modelo BSIMv, parâmetros típicos e slow. Os resultados são comparados com as implementações disponíveis na literatura e com outras implementações de prescaler dos autores. As simulações finais indicam que o circuito pode alcançar até 4 GHz com 4,8 mw de consumo da potência e fonte de alimentação de, V. Também indicam que em comparação com outras implementações, nosso circuito é especialmente bom para aplicações de baixo consumo de potência.

2 CIRCUITO DUAL MODULUS PRESCALER 2/ EM 4GHZ COM TECNOLOGIA CMOS 0,5µm Fernando Pedro H. Miranda, João Navarro S. Jr. Universidade de São Paulo (USP) ABSTRACT The design of a dual modulus prescaler 2/ in a 0.5µm CMOS technology, four metal levels and two poly levels, is presented. The prescaler can be used with frequency synthesizers. In this circuit the technique called the Extended True Single Phase Clock (E-TSPC), an extension of the True Single Phase Clock (TSPC), was applied. Additionally some new structures to double the data rate are also employed. Simulation are carried out on the prescaler layout and the results indicate that the circuit can reach up to 4 GHz with 4.8 mw of power consumption and power supply of. V.. INTRODUÇÃO O CMOS tem sido a principal tecnologia de construção de circuitos integrados há pelo menos 5 anos. Isso se deve as vantagens no nível de integração, consumo de potência, facilidade de projeto e custos nela encontradas. Com a continua redução das dimensões mínimas, vemos algumas destas vantagens aumentarem, como nível de integração, e ainda o continuo crescimento da velocidade dos circuitos e seu uso se estendendo para áreas onde apenas tecnologias mais rápidas e caras (Bipolar e Arseneto de Gálio) eram aplicáveis. Uma destas novas áreas de aplicação do CMOS é a de circuitos de RF: circuitos para transmissão e recepção de informações via rádio freqüência, com aplicações variando desde aparelhos de comando para portões até sofisticados celulares. Nos sistemas RF mais complexos, um bloco importante é o sintetizador de freqüências. Este bloco é responsável pela geração de sinais em freqüências específicas para modulação e demodulação dentro dos canais da banda de transmissão []. Um sintetizador tem, por sua vez, um bloco oscilador controlado por voltagem (VCO), contadores, comparador de fase e filtros. Algumas arquiteturas de sintetizadores utilizam o chamado dualmodulus prescaler N/N+: um divisor de freqüência que pode dividir o por N ou N+. Em geral este circuito tem operação crítica, pois recebe como entrada a saída do VCO, que no caso de sintetizadores de RF tem velocidade bastante alta. Neste trabalho apresentaremos o projeto e resultados de simulação de um dual-modulus prescaler 2/, para aplicação em sintetizadores de freqüência trabalhando em torno de 2,4 GHz. Nele foi utilizada para a otimização da velocidade a técnica E-TSPC, Extended True Single Phase Clock, que usa o True Single Phase Clock (TSPC, que trabalha apenas com um [2]), porém inclui mais blocos e regras para conexões ([], [4] [5]). Adicionalmente também aplicaremos algumas estruturas especiais que nos permitirão ter ganhos em velocidade [6]. O projeto foi desenvolvido na tecnologia CMOS 0,5 µm da AMS, com quatro níveis de metal e dois de polisilicio. Este artigo está organizado em cinco seções. Na seção 2 discutirmos sobre a E-TSPC e novas estruturas, na seção sobre o circuito divisor N/N+, na seção 4 sobre os resultados e na seção 5 a conclusão. 2. A TÉCNICA E-TSPC A E-TSPC, extensão do TSPC, foi proposta em [4]. Uma apresentação simplificada, principalmente no que diz respeito aos teoremas e suas demonstrações, é apresentada em [], servindo de base ao exposto aqui. São utilizados para esta técnica os seguintes blocos: portas lógicas estáticas complementares CMOS; portas lógicas dinâmicas, n-dinâmicas e p-dinâmicas; latches, n-latches e p-latches. Também podem ser utilizados blocos N-MOS like [5], figura. Estes blocos N-MOS like são construídos a partir das portas n e p dinâmicas ou dos latches n e p. Eles são Este trabalho foi realizado com a ajuda da FAPESP.

3 em certas circunstâncias mais velozes e por isso foram utilizados. in pu t a) n-dinâmico e) n-la tch b) NMOS like n-dinâmico f) N M O S like n-la tch c) p-dinâmico g) p-la tc h Figura. Conversão dos blocos N-MOS like. d) NMOS like p-dinâmico h) NMOS lik e p-la tch Nesta técnica também é introduzido o conceito de data [6], n-data s e p-data s. Um n-data é uma porção do circuito que avalia os sinais de entrada quando o está no nível ALTO e o passa à saída; Quando o valor de for BAIXO, o valor do sinal da saída mantém-se igual ao último valor do estado de avaliação e dizemos, então, que o n-data está em holding. No caso do p-data ocorre o inverso do n- data, sendo agora a avaliação executada no nível lógico BAIXO do e o holding no nível lógico ALTO. Mais formalmente podemos definir um n-data como um caminho de propagação de dados (signal propagation path) com as seguintes características:. deve conter pelo menos um bloco n-latch ou n- dinâmico; 2. deve começar em uma entrada externa do circuito ou na saída de algum bloco p-latch ou p-dinâmico;. deve conter apenas blocos estáticos, n-dinâmicos ou n-latches; 4. não importa a ordem ou o número destes blocos; 5. deve terminar na entrada de um bloco p-latch ou p- dinâmico ou ser saída do circuito. No caso do p-data, pode-se repetir a definição, trocando n por p e vice-versa. Para o correto funcionamento de um data-, fazer a avaliação em uma fase do e armazenar a informação na outra, é necessário que ele tenha uma das duas configurações a seguir: ao menos dois blocos, um bloco dinâmico e um bloco de latch; ao menos dois latches e um número par de inversores entre estes blocos. Adicionalmente, os blocos adjacentes no caminho de propagação de um data- necessitam ter um número par ou ímpar de blocos (inversores) de acordo com o estipulado na tabela (dois blocos são chamados de adjacentes se entre eles estão colocados somente blocos estáticos). Tabela - Regras de ligação dos blocos dentro de um data. As versões N-MOS like devem obedecer às mesmas regras dos blocos normais. Entrada do latch Entrada do n-dinâmico Entrada do p-dinâmico Sinal de entrada do n.r. n.r. n.r. data Saída do latch n.r. n.p. n.p. Saída do n-dinâmico n.r. ímpar n.a. Saída do p-dinâmico n.r. n.a. ímpar n.r.: não há restrições; n.p.: esta conexão não é permitida; par: um número par de blocos é requerido; ímpar: um número ímpar de blocos é requerido. Exemplos de n-data s são mostrados na figura 2 [5] [6]: um n-data é iniciado na entrada i a e segue pelos blocos B A, B C, B E e B I ; outro n-data é iniciado na entrada i d e segue pelos blocos B C, B E, B F, B H e B K. Figura 2. Exemplos de n-data s. Os blocos mencionados no texto são nomeados e indicados na figura. Algumas estruturas especiais podem ser construídas com data-s da técnica E-TSPC para obtermos velocidades ainda maiores: estruturas fo. Para entender o funcionamento destas, devemos observar uma característica de operação de certos data s [6]. Considere data s, n ou p, que possuem um simples latch que também é o último bloco do data. Para este data, denominado de fo-data (data com a saída fundível), durante a fase de holding, a saída mantém o resultado calculado ao longo da fase de avaliação, como esperado, mas em um estado de alta impedância. Justamente este estado de alta impedância nos fo-data s pode ser utilizado para aumentar a velocidade de processamento, e novas estruturas são propostas a partir daí. Caso ligarmos as saídas de dois fo-data s, um p e um n, podemos obter sinais processados a cada meio ciclo do sinal de, o que implica em dobrar a

4 velocidade de saída de dados. Considere, por exemplo, o circuito da figura ; durante a fase em que o está em ALTO, o n-data está em avaliação e impõe o resultado em out, pois o p-data estará em alta impedância; durante a fase em que o está em BAIXO, o p-data está em avaliação e impõe o resultado em out, pois o n-data estará em alta impedância. Este tipo de estrutura será utilizado no circuito que implementaremos. in in2 p-data p-data fo-n data n-data fo-p data out Figura. Estruturas fo: dupla conexão de dados para saída.. O CIRCUITO DUAL-MODULUS PRESCALER 2/ A figura 4 apresenta um circuito dual-modulus prescaler 2/ convencional. Ele recebe um sinal de e dividi por 2 ou, dependendo do valor de um sinal externo chamado de S M : quando S M tem o nível lógico BAIXO, o circuito divide o por 2 (N); quando S M tem o nível lógico ALTO, divide o por (N+). Esse circuito é composto de dois contadores, um contador síncrono e outro assíncrono. Na parte hachurada encontramos o contador síncrono que realiza uma contagem até 4 ou 5, dependendo do valor do sinal chamado div8. O contador síncrono constitui o elemento crítico para o bom desempenho em termos de velocidade, pois ele recebe como seu o sinal proveniente da saída do VCO, trabalhando, assim, na velocidade maior do sistema. Na parte assíncrona encontramos flip-flops tipo D (D- FF) que realizam a contagem até 8. É o contador síncrono que gera o do primeiro D-FF do contador assíncrono. Figura 4. Esquemático do Dual-Modulus Prescaler (divide por 2/). Uma nova implementação é aqui feita a partir de alterações no contador síncrono, que pode ser visto como uma máquina de estados. Aproveitou-se o estado de alta impedância de fo-data s, definidos anteriormente, para gerar o sinal desejado na saída de uma estrutura fo (o dividido por 4 ou 5). Este sinal será a combinação de dois outros sinais que estarão sendo gerados numa freqüência igual à metade da freqüência do. O novo contador síncrono implementado trabalha como a máquina de estados cujo diagrama esta na figura 5, sendo que o sinal de relógio desta máquina, chamemos de clk/2, tem freqüência igual a metade do sinal de original (aquele que desejamos dividir por 4 ou 5). A saída é formada pela combinação dos sinais A e B: A durante a fase em que o clk/2 está em ALTO e B durante a fase em que está em BAIXO. Vamos exemplificar o funcionamento analisando os estados da figura 5. Quando o valor lógico no div8 (sinal de controle da divisão) é ALTO, há duas possibilidades de funcionamento para a máquina de estados: ficar entre os estados 000 e 0, ou entre 00 e 00. Consideremos o caso dela ficar entre 000 e 0. O sinal de saída terá os valores BAIXO, A, BAIXO, B, ALTO, A, e ALTO, B, durante cada metade do clk/2, ou seja, 00. Se lembrarmos que estamos trabalhando com metade da freqüência do sinal de, vemos que a combinação AB é o sinal de dividido por 4. Quando o valor lógico no div8 é BAIXO, os estados passarão pelos seguintes estágios: 000, 0, 00, 00 e 0, ou seja, a saída terá os valores BAIXO, A, BAIXO, B, ALTO, A, ALTO, B, BAIXO, A, BAIXO, B, BAIXO, A, ALTO, B, ALTO, A, e BAIXO, B, durante cada metade do clk/2 (000000). Vemos que AB é o sinal de dividido por 5. Operação do divisor Estados por 4 ABC Estado temporário Entrada do div8 Operação do divisor por 5 Sinal de Sinal /2 = da máquina de estados sinal A e B Saída do contador OU sinal A sinal B Saída do contador Qualquer valor sinal div8 Saída do contador sinal div8 sinal A sinal B Qualquer valor Figura 5. Lógica de estados do circuito. Na figura 6 está apresentado o diagrama esquemático da máquina de estados que funciona como o indicado na figura 5, fornecendo os sinais A, B e C. Para a sua implementação usaram-se D-FFs TSPC [2] (semelhante ao da figura 8) modificados de acordo com as regras da técnica E-TSPC. Neste caso as portas lógicas NOR e AND foram embutidas no próprio D-FF, formando os três blocos marcados na figura (BL A, BL B e BL C ). A figura 7,

5 por sua vez, mostra o diagrama de transistores do contador síncrono completo. Em adição aos blocos BL A, BL B e BL C, temos outros dois, BL O e BL O2, que formam a saída a partir de A e B. As dimensões dos transistores para a tecnologia da AMS 0,5 µm estão indicadas. clk/2 D D-FF Máquina de estados Q A D D-FF Q C D D-FF Q B Figura 8. Configuração dos flip-flops tipo D TSPC para o circuito assíncrono, com as dimensões W dos transistores (L=0,5 µm para todos). 4. RESULTADOS Para o circuito descrito anteriormente, fez-se o layout, figura 9, no software IC Station Mentor. As dimensões totais do circuito são de 65µm x 8µm. BL A div8 BL C BL B Figura 6. Diagrama esquemático para implementação da máquina de estado do diagrama da figura 5. BL O BL O2 clk/2 clk/2.4.7 clk/2 do divisor por 8 clk/2..55 clk/2.5 clk/2.5 A A B C BL A div8 BL C BL B Figura 7. Diagrama de transistores da nova implementação do contador síncrono. As dimensões W dos transistores estão indicadas na figura. A dimensão L é a mínima da tecnologia para todos os transistores, L=0,5 µm. Na configuração do contador assíncrono utilizou-se D- FF TSPC (figura 8). Este contador possui uma situação menos crítica em termos de velocidade. Algumas observações devem ser feitas a respeito do dimensionamento do circuito: se utilizou, na maior parte dos transistores, o valor mínimo permitido na tecnologia para W ( µm). Com isto procuramos obter um baixo consumo de potência com o sacrifício da velocidade; os valores diferentes do mínimo W aparecem sobretudo nas portas N-MOS like que necessitam que os transistores N e P obedeçam uma relação de tamanhos; o nó crítico em todo o circuito, em termos de velocidade, é o nó C (figura 7). Este nó alimenta uma carga relativamente grande de transistores. 2.0 Figura 9. Layout do novo circuito divisor N/N+ (Dual Modulus Prescaler) com dimensões de 65µm x 8µm. Após a finalização do layout, foram feitas várias simulações elétricas do circuito extraído. Estas simulações foram realizadas no programa HSPICE utilizando modelo BSIMv, parâmetros Típicos (Ty) e Slow (Sl). Estes resultados são comparados com os resultados de simulação de uma implementação do dual-modulus prescaler da figura 4, antiga versão, empregando apenas o E-TSPC (sem estruturas fo) na mesma tecnologia 0,5 µm [], e com outros apresentados na literatura. Os resultados obtidos em simulação são mostrados nos gráficos de: Freqüência de operação x Tensão de alimentação, figura 0; Potência consumida x Freqüência de operação (para valores diferentes de tensão de alimentação), figura ; e Potência consumida x Freqüência de operação (para V DD =,V com parâmetros Típicos e Slow de transistores), figura 2. Freqüência 4 de.5 Operação (GHz) P D=0,26 mw P D=0,24 mw P D=0,9 mw P D=0,69 mw P D=,84 mw P D=,46 mw P D= 4,8 mw P D=. mw P D=,7 mw P D=2,55 mw novo(ty) antigo(ty) Tensão de Alimentação (V) Figura 0. Gráfico da Freqüência de operação x Tensão de alimentação (modelo Típico). No gráfico da figura 0 podemos perceber que o circuito leva vantagem sobre a antiga versão em relação à freqüência máxima de operação, sendo cerca de 900 MHz

6 superior para V DD = V. Observe que o valor da potência na segunda implementação é superior para as mesmas condições de tensão devido ao fato deste circuito estar trabalhando a uma maior freqüência. 4.5 Potência (mw) novo(ty) antigo (Ty) VDD =V VDD =.V VDD=.V VDD =V 2 VDD =2.5V.5 VDD =2.5V VDD =2.0V VDD =2.0V 0.5 VDD =.5V Freqüência de operação (GHz) Figura. Gráfico da Potência consumida x Freqüência de operação (para diferentes valores de tensão de alimentação utilizando o modelo Típico). No gráfico da figura, observa-se que na mesma freqüência de operação o circuito consome menor potência se for possível variar a tensão de alimentação. À medida que a tensão de alimentação é reduzida, nos dois circuitos, esta vantagem vai diminuindo, indicando que o novo circuito é mais sensível a tensão de alimentação. No gráfico da figura 2, observa-se o comportamento do novo e do antigo circuito prescaler para parâmetros Típicos e Slow. Analisando as curvas para parâmetros Típicos, percebe-se que em valores de freqüência de operação acima de 2 GHz o antigo circuito consome menor potência comparada com o novo, porém o novo circuito possui maior valor de freqüência máxima de operação. Para freqüências de operação abaixo deste valor a situação se inverte, favorecendo o uso do novo circuito. A análise para o modelo Slow é a mesma: em valores de freqüência de operação acima de,5 GHz o antigo circuito consome menor potência comparada com o novo, porém o novo circuito apresenta maior freqüência máxima de operação. Para freqüências de operação abaixo deste valor a situação se inverte, favorecendo o novo circuito. 4.5 Potência (mw) novo(ty) antigo (Ty) novo(sl) antigo (Sl) Freqüência de operação (GHz) Figura 2. Gráfico da Potência consumida x Freqüência de operação (para V DD =,V utilizando modelo típico e Slow). Para uma melhor avaliação de resultados, mostraremos agora uma tabela que relaciona resultados de vários circuitos divisores N/N+tirados da literatura. Tabela 2 Comparação de resultados com circuitos prescalers da literatura. As linhas hachuradas são resultados de simulação. Prescaler Tecnologia (µm) Power supply (V) Máxima freqüência (GHz) Potência consumida (sem buffer de.) (mw/ghz) [5] [6] [7] [8] [9] [0] *.75 Antigo divisor [] Divisor deste artigo *Neste circuito não consta informação se a potência inclui ou não o buffer para. Dos trabalhos mostrados na tabela 2 são particularmente interessantes: o prescaler de [5] que conta até 2/, tem uma implementação semelhante a aquela que chamamos de antiga versão e utiliza tecnologia de 0,8 µm; o prescaler de [6] que conta até 2/, tem uma implementação semelhante a deste trabalho e utiliza tecnologia de 0,8 µm. Tanto em [5] como em [6] também se procurou utilizar transistores com mínimo W. Comparando os resultados podemos tirar algumas informações interessantes: a implementação em [5] mostra que a técnica E-TSPC permite atingir altas velocidades com baixo consumo de potência; a implementação em [6] e a deste trabalho mostram que as novas estruturas fo aumentam mais a velocidade do prescaler sem custos adicionais de potência; O ganho de velocidade entre a nova e a antiga implementação na tecnologia 0,5 µm está muito próxima do ganho de velocidade entre a nova, [6], e a antiga implementação, [5], na tecnologia 0,8 µm (comparando simulações apenas). Isto indica que a melhora não depende da tecnologia.

7 O consumo de potência obtido na tecnologia 0,5 µm é bastante reduzido. Isto indica que os circuitos são excelentes para aplicações em low power. 5. CONCLUSÃO Na transmissão e recepção de sinais RF, um bloco importante é o dual-modulus prescaler N/N+ que no nosso caso divide a freqüência de entrada por 2 ou. Esse divisor, em conjunto com outros circuitos do sintetizador de freqüências, gera sinais com freqüências específicas que serão utilizados em circuitos transceptores (transmissor-receptor). Para esse circuito divisor utilizou-se a técnica E-TSPC, uma extensão da TSPC, que propõe novas topologias, utilizando novas configurações de portas lógicas e registradores, e utilizou-se ainda novas estruturas que permitem duplicar a velocidade na saída de data-s. Conseguiu-se aqui um prescaler com alta velocidade e consumo bastante reduzido. Dando continuidade ao trabalho, estão sendo realizados estudos com relação ao circuito para dividir o sinal de por dois (gerar o clk/2) e ao buffer para ligar o clk/2 ao contador síncrono. Por fim, o prescaler deverá ser fabricado e testado para verificar os resultados obtidos através de simulação. [7] B. Chang, J. Yuan. A.2 GHz CMOS dual-modulus prescaler using new dynamic D-type flip-flops, IEEE J. Solid-State Circuits, vol., pp , May 996. [8] C.-Y. Yang, G.-K. Dehng, J.-M. Hsu, S.-I. Liu. New dynamic flip-flop for high-speed dual-modulus prescaler, IEEE J. Solid-State Circuits, vol., pp , Oct [9] H. Yan, K. K. O. A high-speed CMOS dual-phase-dynamicpseudo NMOS ((DP) 2 latch and its application in a dualmodulus prescaler, IEEE J. Solid-State Circuits, vol.4, pp , Oct 999. [0] J. Craninckx, M. S. J. Steyaert. A.75-GHz/-V dualmodulus divide-by-28/29 prescaler in 0.7 µm CMOS, IEEE J. Solid-State Circuits, vol., pp , July REFERÊNCIAS [] A. Argüello. Estudo e projeto de um sintetizador de freqüência CMOS para RF (qualificação para a dissertação para o mestrado). Departamento de Engenharia de Sistemas Eletrônicos. Escola Politécnica da Universidade de São Paulo. São Paulo Brasil. Junho 200. [2] J.-r.,Yuan, C. Svensson. High speed CMOS circuit technique, IEEE J. Solid-State Circuits, vol. 24, n., pp , Jan [] J. Navarro, W. Van Noije. E-TSPC: Extended True Single Phase Clock CMOS circuit technique for high speed applications, SBMICRO J. Solid-State Devices and Circuits, v.5, n.2, pp.2-26, 997. [4] J. Navarro. Técnicas para projetos de ASICs CMOS de alta velocidade (tese de doutorado). Departamento de Engenharia de Sistemas Eletrônicos. Escola Politécnica da Universidade de São Paulo. São Paulo Brasil [5] J. Navarro, W. Van Noije. A.6-GHz dual modulus prescaler using the Extended True-Single-Phase-Clock CMOS circuit tecnique (E-TSPC), IEEE J. Solid-State Circuits. vol. 4, n., pp.97-02, Jan [6] J. Navarro, W. Van Noije. Extended TSPC structures with double / data throughput for Gigahertz CMOS circuit design, IEEE Trans. on VLSI Systems, vol. 0, n., pp.0-08, June 2002.