2GB Unbuffered DDR2 SDRAM DIMM HB2DU002GEE8FMB08 (256M words x 64bits, 2 Rank)

Transcrição

1 INDÚSTRIA ELETRÔNICA S/A 2GB Unbuffered DDR2 SDRAM DIMM HB2DU002GEE8FMB08 (256M words x 64bits, 2 Rank) Documento No. HB DS rev01 Publicação: Janeiro de 2010 EK

2 DATA SHEET 2GB Unbuffered DDR2 SDRAM DIMM HB2DU002GEE8FMB08 (256M words x 64bits, 2 Rank) Especificações Densidade: 2GB Organização 256M words x 64 bits, 2 rank Montado com 16 componentes de 1Gbit DDR2 SDRAM FBGA. Pinagem: 240 pinos dual in line memory module (DIMM) Altura da Placa: 30,0mm Distância entre pinos: 1,0mm Lead-free Rohs Compliant Alimentação: V DD = 1,8V ± 0,1V Taxa de transferência de dados: 800Mbps Bancos internos (componentes): 8 Interface: SSTL_18 Burst lengths (BL): 4,8 /CAS Latency (CL): 4, 5, 6 Precharge: opção de auto precharge para cada comprimento de Burst. Refresh: opções de auto-refresh e selfrefresh Ciclos de Refresh: 8192ciclos/64ms Temperatura de operação: T Case de 0oC a +85oC Arquitetura DDR (Double Data Rate), duas transferências de dados por ciclo. 2

3 Informações Gerais Part Number Taxa de dados Mbps (max.) Classificação JEDEC dos componentes (CL-tRCD-tRP) Dimensões da placa Contatos Componentes Utilizados HB2DU002GEE8FMB DDR2-800 (6-6-6) DDR2-800 (5-5-5) 240-pin DIMM (lead-free) Ouro EDE1108AFBG-8E-F Pinos Pinos Função A0 a A13 Entrada de Endereços Row Address Column Address A0 a A13 A0 a A9 A10 (AP) BA0, BA1, BA2 DQ0 a DQ63 /RAS /CAS /WE /CS0, /CS1 CKE0, CKE1 CK0 a CK2 /CK0 a /CK2 DQS0 a DQS7, /DQS0 a /DQS7 DM0 a DM7 SCL SA0 a SA2 VDD VDDSPD VREF VSS ODT0, ODT1 NC Auto Precharge Endereçamento de bancos Entrada e Saída de dados Row address strobe Column address strobe Write Enable Chip Select Clock Enable Entradas de clock Entrada de differential clock Data Strobe para entrada e saída de dados Data Mask Entrada de clock para SPD Entradas de endereçamento para SPD Alimentação para o circuito interno Alimentação da EEPROM Entrada de tensão de referência Ground Comum Controle ODT (On Die Termination) Não conectados 3

4 Configuração dos contatos Pino Função Pino Função Pino Função Pino Função Pino Função Pino Função 1 VREF 41 VSS 81 DQ VSS 161 NC 201 VSS 2 VSS 42 NC 82 VSS 122 DQ4 162 NC 202 DM4 3 DQ0 43 NC 83 /DQS4 123 DQ5 163 VSS 203 NC 4 DQ1 44 VSS 84 DQS4 124 VSS 164 NC 204 VSS 5 VSS 45 NC 85 VSS 125 DM0 165 NC 205 DQ38 6 /DQS0 46 NC 86 DQ NC 166 VSS 206 DQ39 7 DQS0 47 VSS 87 DQ VSS 167 NC 207 VSS 8 VSS 48 NC 88 VSS 128 DQ6 168 NC 208 DQ44 9 DQ2 49 NC 89 DQ DQ7 169 VSS 209 DQ45 10 DQ3 50 VSS 90 DQ VSS 170 VDD 210 VSS 11 VSS 51 VDD 91 VSS 131 DQ CKE1 211 DM5 12 DQ8 52 CKE0 92 /DQS5 132 DQ VDD 212 NC 13 DQ9 53 VDD 93 DQS5 133 VSS 173 NC 213 VSS 14 VSS 54 BA2 94 VSS 134 DM1 174 NC 214 DQ46 15 /DQS1 55 NC 95 DQ NC 175 VDD 215 DQ47 16 DQS1 56 VDD 96 DQ VSS 176 A VSS 17 VSS 57 A11 97 VSS 137 CK1 177 A9 217 DQ52 18 NC 58 A7 98 DQ /CK1 178 VDD 218 DQ53 19 NC 59 VDD 99 DQ VSS 179 A8 219 VSS 20 VSS 60 A5 100 VSS 140 DQ A6 220 CK2 21 DQ10 61 A4 101 SA2 141 DQ VDD 221 /CK2 22 DQ11 62 VDD 102 NC 142 VSS 182 A3 222 VSS 23 VSS 63 A2 103 VSS 143 DQ A1 223 DM6 24 DQ16 64 VDD 104 /DQS6 144 DQ VDD 224 NC 25 DQ17 65 VSS 105 DQS6 145 VSS 185 CK0 225 VSS 26 VSS 66 VSS 106 VSS 146 DM2 186 /CK0 226 DQ54 27 /DQS2 67 VDD 107 DQ NC 187 VDD 227 DQ55 28 DQS2 68 NC 108 DQ VSS 188 A0 228 VSS 29 VSS 69 VDD 109 VSS 149 DQ VDD 229 DQ60 30 DQ18 70 A DQ DQ BA1 230 DQ61 31 DQ19 71 BA0 111 DQ VSS 191 VDD 231 VSS 32 VSS 72 VDD 112 VSS 152 DQ /RAS 232 DM7 33 DQ24 73 /WE 113 /DQS7 153 DQ /CS0 233 NC 34 DQ25 74 /CAS 114 DQS7 154 VSS 194 VDD 234 VSS 35 VSS 75 VDD 115 VSS 155 DM3 195 ODT0 235 DQ62 36 /DQS3 76 /CS1 116 DQ NC 196 A DQ63 37 DQS3 77 ODT1 117 DQ VSS 197 VDD 237 VSS 38 VSS 78 VDD 118 VSS 158 DQ VSS 238 VDDSPD 39 DQ26 79 VSS 119 SDA 159 DQ DQ SA0 40 DQ27 80 DQ SCL 160 VSS 200 DQ SA1 4

5 Código SPD (Serial Presence Detection) Endereço Função Dado Significado Número de bytes utilizados pelo fabricante do módulo 80H 128 bytes 1 Capacidade total do chip de EEPROM onde o SPD está gravado 08H 256 bytes 2 Tipo de memória 08H DDR2 SDRAM 3 Número de linhas de endereço do módulo 0EH 14 4 Número de colunas de endereço do módulo 0AH 10 5 Número de ranks do módulo 61H 2 6 Largura do bus de dados do módulo 40H 64 7 Continuação do bus de dados 00H 0 8 Nível de tensão de alimentação 05H SSTL 1.8V 9 Ciclo de clock 25H 2.5 ns 10 Tempo de acesso tac 40H 0.4 ns 11 Configuração DIMM 00H Não há 12 Taxa de refresh 82H 7.8 µs 13 Configuração do componente (largura da palavra de dados) 08H x 8 14 Largura do dado de Error Checking 00H Não há 15 Reservado 00H 0 16 Atributos do componente: Burst length permitido 0CH 4,8 17 Atributos do componente: Número de bancos 08H 8 18 Atributos do componente: /CAS latency 38H 70H 3,4,5 4, 5, 6 19 Espessura máxima do módulo 01H 4.00 mm max. 20 Tipo de informação do módulo 02H Unbuffered 21 Atributos do módulo 00H Standard 22 Atributos do componente: Geral 03H ODT 23 Clock mínimo para CL = X 1 3DH 30H 3.75 ns 3.0 ns 24 tac máximo para CL = X 1 (Access time) 50H 45H 0.5 ns 0.4 ns 25 Clock mínimo para CL = X 2 50H 3DH 5.0 ns 3,75ns 26 tac máximo para CL = X 2 (Access time) 60H 50H 0.6 ns 0.5 ns 27 trp mínimo (Row Precharge) 32H 3CH 12.5 ns 15ns 28 trrd mínimo (Row to row active delay) 1EH 7.5 ns 29 trcd mínimo (RAS to CAS delay) 32H 3CH 12.5 ns 15ns 30 tras mínimo (Active to precharge) 2DH 45 ns 31 Densidade do rank 01H 1GBytes 32 tis (Input setup time) 17H 0.17 ns 33 tih (Input hold time) 25H 0.25 ns 34 tds (Data Input Setup time) 05H 0.05 ns 35 tdh (Data Hold time) 12H 0.12 ns 36 twr (Write Recovery) 3CH 15 ns 37 twtr (Write to Read delay) 1EH 38 trtp (Read to Precharge delay) 1EH 7.5 ns 39 Características das ferramentas de análise do módulo 00H TBD (to be defined) 40 Extensão para os bytes 41 e 42 36H 06H 41 trc (Active command time) 39H 3CH 57.5 ns 60 ns 42 trfc (ciclo REF ACT REF) 7FH ns 5

6 Endereço Função Dado Significado tck máximo 80H 8 ns 44 DQS skew em relação à saída de dados 14H 0.20 ns 45 tqhs (Data Hold Skew) 1EH 0.30 ns 46 Travamento do PLL 00H Não há 47 ~ 48 00H 49 Modo de operação para temperaturas elevadas 00H n/d 50 ~61 00H 62 Revisão de SPD 12H Revisão CheckSum para os bytes 0 ~ 62 F9H DDH 64 Código de identificação JEDEC para o fabricante de memória 00H HBSIE 65 Código de identificação JEDEC para o fabricante de memória 00H HBSIE 66 ~ 71 Reservado 00H 72 Planta de Fabricação 01H Planta Brasil Guarulhos 73 Part Number do módulo 48H H 74 Part Number do módulo 42H B 75 Part Number do módulo 32H 2 76 Part Number do módulo 44H D 77 Part Number do módulo 55H U 78 Part Number do módulo 30H 0 79 Part Number do módulo 30H 0 80 Part Number do módulo 32H 2 81 Part Number do módulo 47H G 82 Part Number do módulo 45H E 83 Part Number do módulo 45H E 84 Part Number do módulo 38H 8 85 Part Number do módulo 46H F 86 Part Number do módulo 4DH M 87 Part Number do módulo 42H B 88 Part Number do módulo 30H 0 89 Part Number do módulo 38H 8 90 Part Number do módulo 00H 91 Revisão 0BH 92 Revisão 00H 93 Data de Fabricação XX Year Code 94 Data de Fabricação XX Week Code 95 ~ 98 Serial Number do módulo de memória 99 ~127 Dados reservados ao fabricante 6

7 Diagrama de Blocos 7

8 Especificações Elétricas Todas as tensões são tomadas em relação ao VSS (GND). Variações Máximas Aceitáveis Parâmetro Símbolo Valores Unidade Nota Tensão (qualquer pino em relação ao VSS) VT 0.5 a +2.3 V 1 Alimentação VDD 0.5 a +2.3 V Temperatura (case) de operação TC 0 a +85 o C 1, 2 Temperatura de armazenamento Tstg 55 a +100 o C 1 Notas: 1. Especificação do componente SDRAM DDR2. 2. Região de trabalho nominal de 0 o C a +85 o C. Suporta até +95 o C com freqüência de auto-refresh em dobro. CUIDADO: Submeter o módulo a um stress fora dos limites definidos nesta sessão pode causar danos permanentes. Os componentes não são preparados para operar em condições fora dos limites descritos. A exposição a situações de trabalho sobre os limites máximos por longos períodos pode afetar a confiabilidade dos módulos. Condições de operação DC (TC = 0 o C a +85 o C) (Especificações dos componentes) Parâmetro Símbolo Min Nominal max Unidade Nota Alimentação VDD, VDDQ V 4 VSS V VDDSPD V Tensão de Referência VREF 0.49 x VDDQ 0.50 x VDDQ 0.51 x VDDQ V 1, 2 Termination Voltage VTT VREF VREF VREF V 3 DC input high VIH (DC) VREF VDDQ V DC input low VIL (DC) 0.3 VREF V AC input high VIH (AC) VREF V AC input low VIL (AC) VREF V Notas: 1. A grandeza VREF pode ser selecionada pelo usuário a fim de se obter uma melhor margem a ruídos. Utiliza-se, em geral, VREF = 0.5 x VDDQ. VREF deve acompanhar as variações de VDDQ. 2. A variação pico a pico do ruído AC de VREF não pode ultrapassar o limite de ± 2% VREF (DC). 3. VTT do dispositivo que está transmitindo os dados deve seguir o sinal VREF do que os recebe. 4. VDDQ deve ser igual a VDD. 8

9 Características de operação DC (TC = 0oC a +85oC, VDD = 1.8V, VSS = 0V) (Especificações de SDRAM DDR2 Elpida) Parâmetro Símbolo max. Unidade Condição de teste Corrente de Operação (ACT-PRE) Corrente de Operação (ACT-READ-PRE) Corrente de Standby Precharge desativado Corrente de Standby Quiet precharge Corrente de Standby Sistema em Idle Corrente de Standby (ACT desativado) Corrente de Standby (ACT ligado) Corrente de Operação (Operação de leitura do Burst) Corrente de Operação (Operação de escrita do Burst) Corrente de Operação (Refresh ativação externa) Corrente de Operação (Self-Refresh) Corrente de Operação (Bank interleaving) IDD0 760 ma IDD1 880 ma IDD2P 160 ma IDD2Q 560 ma IDD2N 640 ma IDD3P-F 560 ma IDD3P-S 320 ma IDD3N 1440 ma IDD4R 1360 ma IDD4W 1360 ma IDD ma IDD6 160 ma IDD ma Um banco ativo; tck = tck(idd), trc = trc (IDD), tras = trás min. (IDD); CKE em High, /CS em High entre comandos; Entradas de endereço variando; Entradas de dados variando. Um só banco ativo: IOUT = 0mA; BL = 4, CL = CL(IDD), AL = 0; tck = tck(idd), trc = trc(idd), Entradas de endereço variando; Entradas de dados variando. Todos os bancos suspensos (idle); tck = tck (IDD); CKE em Low; Todos os controles e bus de endereçamentos estáveis; Entradas de dados flutuando Todos os bancos suspensos (idle); tck = tck (IDD) CKE em H, /CS em H; Todos os controles e bus de endereçamentos estáveis; Entradas de dados flutuando Todos os bancos suspensos (idle); tck = tck (IDD) CKE em H, /CS em H; Todos os controles e bus de endereçamentos variando; Entradas de dados variando Todos os bancos ativos; tck= tck(idd); CKE em Low; Todos os controles e bus de endereçamentos estáveis; Entradas de dados flutuando Saída Fast PDN MRS(12) = 0 Saída Slow PDN MRS(12) = 1 Todos os bancos ativos; tck = tck(idd); tras = tras (max)(idd); trp = trp(idd); CKE em High; /CS em High entre comandos válidos Outros controles e bus de endereçamento variando; Bus de dados variando Todos os bancos ativos, leitura contínua do Burst, IOUT = 0 ma; BL = 4, CL = CL(IDD), AL = 0; tck = tck(idd), tras=tras max.(idd); trp = trp (IDD); CKE em High; /CS em High entre comandos válidos; Entradas de endereço variando; Bus de dados variando; Todos os bancos ativos, escrita contínua do Burst; BL = 4; CL= CL(IDD), AL = 0; tck = tck(idd), tras=tras max.(idd); trp = trp (IDD); CKE em High; /CS em High entre comandos válidos; Entradas de endereço variando; Bus de dados variando; tck = tck (IDD); Comando Refresh ativado a cada intervalo trfc(idd); CKE em High; /CS em High entre comandos válidos; Todos os controles e bus de endereçamento variando; Bus de dados variando. Modo Self-Refresh; CK e /CK em 0V; CKE 0.2V; Todos os controles e bus de endereçamento flutuando; Bus de dados flutuando. Todos os bancos sendo intercalados, IOUT = 0 ma; BL = 4, CL = CL(IDD), AL = [trcd 1] x tck(idd) tck = tck(idd), trc = trc (IDD), trrd = trrd(idd), tfaw = tfaw(idd), trcd = 1 x tck(idd); CKE em High, /CS em High entre comandos válidos; Endereços são mantidos estáveis enquanto os bancos são alterados; Bus de dados variando. 9

10 Observações: 1. As medições dos parâmetros IDD são realizadas depois de o componente ser devidamente inicializado. 2. Slew Rate de entrada é o mesmo especificado nas Características AC. 3. Os parâmetros IDD são levantados com o ODT desativado. 4. O bus de dados é formado pelos DQs, DM, DQS, /DQS, RDQS e /RDQS. Os valores de IDD devem ser levantados para todas as combinações dos bits 10 e 11 do EMRS. 5. Definições: a. Sinal estável: é aquele mantido em H ou L, sem variações durante os ciclos de clock. b. Sinal flutuando: o sinal de entrada com nível de tensão de VREF = VDDQ/2. c. Sinal variando: sinais variando entre H e L com o clock. Sinais de controle e bus de endereçamento: 1 vez a cada 2 ciclos. Bus de dados: DQs variando 1 vez a cada ciclo. Configuração (timing) AC para as condições de teste de IDD Parâmetro Componente Componente Unidade CL (IDD) 5 6 tck trcd(idd) ns trc (IDD) ns trrd (IDD) ns tck (IDD) ns tras min. (IDD) ns tras max (IDD) ns trp (IDD) ns trfc (IDD) ns 10

11 Características AC (TC = 0 o C a +85 o C, VDD, VDDQ = 1.8V ± 0.1V) (Especificações do componente SDRAM DDR2 Elpida) Parâmetro Símbolo min. max. Unidade Delay (ACT Read ou ACT-Write) trcd 15 - ns Período do commando de Precharge trp 15 - ns ACT Refresh ACT trc 60 - ns Tempo de acesso ao DQ a partir da borda de CK, /CK tac ps Tempo de acesso ao DQS a partir da borda de CK, /CK tdqsck ps Duty Cycle Largura do pulso de clock (CK = High) tch (med.) tck (med.) Duty Cycle Largura do pulso de clock (CK = Low) tcl (med.) tck (med.) Duty Cycle meio periodo de clock thp Min (tcl (abs) tcl (abs) ) - Intervalo de Clock tck (med.) (CL = 6) ps Hold time para as entradas DQ e DQS tdh ps Setup Time para as entradas DQ e DQS tds 50 - ps Largura de pulso para sinais de controle e endereço tipw tck (med.) Largura de pulso para sinais de dados DQ e DM tdipw tck (med.) Intervalo High-Impedance Data-out a partir da borda de CK, tac thz - /CK max ps Intervalo de DQS, /DQS em low-impedance a partir da borda de CK tlz tac tac /CK (DQS) min max ps Intervalo de DQ em low-impedance tlz 2x tac tac a partir da borda de CK, /CK (DQ) min max ps DQS-DQ skew tdqsq ps Fator DQ hold skew tqhs ps Tempo de hold DQ/DQS thp tqh a partir do DQS tqhs - ps Tempo de estabilização do DQS tdqss tck (med.) Duty Cycle largura de pulso de entrada de DQS (DQS em High) tdqsh tck (med.) Duty Cycle largura de pulso de entrada de DQS (DQS em Low) tdqsl tck (med.) Delay entre o setup CK e a borda do sinal DQS tdss tck (med.) 11

12 Parâmetro Símbolo Unidade min. max. Hold time do para a borda de DQS a partir de CK tdsh tck (med.) Cycle time para acionamento do Modo Register tmrd 2 - nck Write postamble (Intervalo de comandos estáveis após a escrita) twpst tck (med.) Write preamble (Intervalo de comandos estáveis antes da escrita) twpre tck (med.) Hold time para entrada de endereços e comandos tih ps Tempo de setup para endereços e comandos tis ps Read Preamble (Intervalo de comandos estáveis antes da leitura) trpre tck (med.) Read Postamble (Intervalo de comandos estáveis após a leitura) trpst tck (med.) Delay entre Active e Precharge tras ns Intervalo de troca de bancos ativos (Act bank A to Act bank B) trrd ns Intervalo Four Active Window tfaw 35 - ns Delay de /CAS a /CAS tccd 2 - nck Tempo de Write Recovery twr 15 - ns Auto Precharge Write Recovery + Precharge time tdal WR+ RU(t RP/tC K) - nck Delay entre comandos de escrita e leitura twtr ns Delay entre comandos de escrita e precharge trtp ns Saída do modo self-refresh trfc txsnr sem comando de leitura ns Saída do modo self-refresh para comando de leitura txsrd nck Saída do modo Precharge Power-Down sem comando de leitura txp 2 - nck Saída do modo Active Power-Down para comando de leitura txard 2 - nck Saída do modo Active Power-Down 8 para comando de leitura txards AL (modo de baixa energia) - nck Largura de pulso mínima para CKE (sinal em High ou Low) tcke 3 - nck Intervalo entre comandos de Refresh e Active trfc ns Intervalo de refresh periódico ( 0 o C TC +85 o C) trefi µs (+85 o C TC +95 o C) Tempo mínimo em que o clock permanece ligado após o sinal CKE cair para nível Low trefi µs tdelay tis+ tch ( med) +tih - ns 12

13 Funções dos Pinos CK, /CK (input) Os sinais CK e /CK são as entradas principais de clock. Todas as entradas, exceto DMs, DQSs e DQs, são referenciados à borda de subida de CK e também ao nível VREF. Em operações de leitura, DQSs e DQs são referenciados com relação ao ponto de cruzamento entre CK e /CK. Já para operações de escrita, DMs e DQs têm como referência o ponto de cruzamento entre DQS e o nível VREF. Para operações de escrita, o DQS é referenciado ao ponto de cruzamento entre os sinais CK e /CK. /CS (input) O /CS (Chip Select) habilita o funcionamento do CI de memória. Quando /CS está em low, comandos e dados podem ser inseridos. Para /CS em High, todas as entradas serão ignoradas, ainda assim, informações internas de operação (bancos ativos, burst, etc.) são mantidas. /RAS, /CAS e /WE (input) Os sinais /RAS (Row Address Strobe), /CAS (Column Address Strobe) e /WE (Write Enable) definem as operações de leitura e escrita dependendo de suas possíveis combinações. A0 a A13 (input) O endereçamento é dado pelos pinos de endereço A0 ~ A13 da seguinte forma: primeiramente define-se a linha de endereço (AX0 a AX13) através dos pinos A0 ~ A13 na borda de subida de CK durante o ciclo de comando ACTIVE. Em seguida é definida a coluna de endereço (AY0 a AY9) através dos pinos A0 ~ A9 na borda de subida de CK durante o ciclo de comando de escrita ou leitura. Os níveis lógicos de cada pino de endereço são tomados em relação à VREF. O endereçamento de coluna definido torna-se então o ponto de início da operação de burst. A10 (A10) (input) O pino A10 define o modo de precharge que será adotado quando temos um comando de escrita, leitura ou um comando de ativação de precharge. Se A10 = High no momento em que o precharge é ativado, todos os bancos são submetidos ao precharge. Se A10 = Low no momento do comando de precharge, somente o banco selecionado por BA0, BA1 e BA2 é submetido ao precharge. Se A10 = High no instante de um comando de escrita ou leitura, a função autoprecharge é habilitada, caso A10 = Low nesta situação, o auto-precharge fica desabilitado. BA0, BA1, BA2 (input) Estes são os sinais de seleção de banco de memória. Os componentes de 1Gbit utilizados nos módulos de 1GB apresentam 8 bancos, acessados através das combinações possíveis entre BA0, BA1 e BA2. CKE (input) O sinal CKE (Clock Enable) controla os modos Power-down e self-refresh, que são habilitados quando CKE = Low. O CKE deve ser mantido em hold, no mínimo, um ciclo de clock. DQ (input e output) As informações são transmitidas, escrita ou leitura, através destes pinos. DQS e /DQS (input e output) Os sinais DQS e /DQS atuam como data strobes, habilitando a transferência de dados. 13

14 DM (input) Este é o sinal de referência para a função data mask. Ele é ativado no instante em que os sinais DQS e /DQS se cruzam. VDD (Power supply) Alimentação do módulo, 1.8V é a tensão nominal. VDDSPD (EEPROM Power supply) Alimentação da EEPROM que contém as informações do SPD. VSS Ground do circuito. Dimensões Físicas do Módulo 14