ESTRUTURA GERAL DE UMA RAM

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Bernardo Flávio Carreira Amaro
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1 ESTRUTURA GERAL UMA RAM 0 Célula K,L A 0 A 1 A M-1 Decodificador X 1 K Linha de Palavra Linha de Bit Profundidade = 8,16 bits, etc... 2 M L 2 N -1 Amplificadores sensores / drivers A M A M+1 Decodificador Y A M+N OE/ CE/ Lógica/Drivers de Saída DO...D7 Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 1 CÉLULA BÁSICA UMA RAM ESTÁTICA (SRAM) PALAVRA BIT B/ Q5 Q2 Q1 Q4 Q3 Q6 BIT B PALAVRA CIRCUITO EQUIVALENTE Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 2

2 CÉLULA BÁSICA UMA RAM DINÂMICA (DRAM) PALAVRA C S Q CÉLULA BIT CÉLULA SELECIONADA C S C B CIRCUITO EQUIVALENTE Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 3 LEITURA BIT UMA RAM DINÂMICA (DRAM) PALAVRA PAR 1 - S BIT SÃO PRÉ CARREGADAS C S Q CÉLULA BIT PALAVRA É SELECIONADA (RAS) 3 - LATCHS BITS SÃO CONECTADOS E FAZEM REFRESH DA SELECIONADA PALAVRA IMPAR 4 - BIT É SELECIONADA (CAS) C S Q CÉLULA AMPLIFICADOR SENSOR BIT - LATCH COMPARADOR - + Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 4

3 RAM S ESTÁTICAS X RAM S DINÂMICAS CARACTERÍSTICA CUSTO POR BIT DINÂMICAS 10 X MENOR ESTÁTICAS TEMPO ACESSO CONSUMO ENERGIA ESPAÇO FÍSICO POR BIT ns 5-15 ns MUITO MENOR 5 A 10 MENOR NECESSITA REFRESH CONTROLE SIM COMPLEXO NÃO SIMPLES TEMPO ACESSO - TEMPO ENTRE A APLICAÇÃO DO ENREÇO E A DISPONIBILIDA DOS DADOS ACESSADOS CONSUMO ENERGIA - É MENOR PARA AS SRAM S QUANDO NÃO ACESSADAS. EM OPERAÇÃO ENTRETANTO A DRAM CONSOME MENOS Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 5 ESTRUTURA BÁSICA DAS RAM S DINÂMICAS BARRAMENTO ENREÇOS DA RAM LATCH (ROW) CODIFICADOR ENREÇO LATCH (COL) CODIFICADOR ENREÇO A31 A30 A29 A28 A27 A26 A25 A24 A23 A22 A21 A20 BUS MASTER ATUAL A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A09 A08 A07 A06 A05 A04 A03 A02 A01 A00 SELECIONA A RAM (CHIP SELECT) SELECIONA A SELECIONA A DIAGRAMA EM BLOCOS INTERNO DISTRIBUIÇÃO DAS S ENREÇO Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 6

4 CONTROLADOR ENREÇAMENTO A31 A30 A29 A28 A27 A26 A25 A24 A23 A22 A21 A20 CODIF. ENREÇO PARA DRAM CHIP SELECT SELECT DISPOSITIVO TEMPORIZAÇÃO BANCO MEMÓRIAS DRAM BUS MASTER ATUAL A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 MUX ENREÇO PARA DRAM D0 D1D2 D3 D4D5 D6 D7 BARRAMENTO ENREÇOS DA DRAM A09 A08 A07 A06 A05 A04 A03 A02 A01 A00 CONTROLADOR RAM DINÂMICA (PARCIAL) Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 7 TIMING ENREÇAMENTO TEMPO ACESSO ADDRESS ENREÇO ENREÇO 2 SELECT 5 R/W# Decoder identifica endereço da DRAM e ativa CS (Chip Select) - não mostrado neste diagrama. 2 - Bus Master emite o endereço completo mas MUX seleciona apenas a linha (ROW). 3 - Dispositivo de temporização ativa indicando endereço de linha válido. 4 - Dispositivo de temporização inicia a temporização / (RAS-CAS Delay). 5 - Dispositivo gera sinal de SELECT comutando o MUX - endereço de coluna é agora disponibilizado para a memória. 6 - Dispositivo de temporização ativa indicando endereço de coluna válido. 7 - Sinal de R/W# é amostrado em HIGH indicando READ. 8 - Dados são disponibilizados no barramento de dados pelo banco de DRAM's. Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 8

5 MECANISMO REFRESH COM CONTROLADOR EXTERNO BASE TEMPO REFRESH 66,4 KHz DISPARO REFRESH LÓGICA CONTROLE REFRESH HOLD HLDA MICRO PROCESSADOR OU ÁRBITRO DO BARRAMENTO MRDC# RESET GERADOR ENREÇO REFRESH# ENREÇO PARA A RAM SISTEMA OU EXPANSÃO Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 9 ALTERNATIVAS MECANISMOS REFRESH REFRESH DISTRIBUÍDO REFRESH EM RAJADAS TEMPO NECESSÁRIO PARA EXECUTAR REFRESH EM TODAS AS S ALTERATIVAS DISTRIBUIÇÃO NO TEMPO trc tcrp C tasr trah ADDR ENREÇO - ONLY REFRESH Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 10

6 CBR - REFRESH (CAS BEFORE RAS) - pulse width WE# C tcpn tcsr twrp tchr twrh tcrp - precharge time C - to precharge time tcrp - to precharge time tcpn - precharge time tcsr - setup time for refresh cycle tchr - hold time for refresh cycle twrp - WE# setup time for refresh cycle twrh - WE# hold time for refresh cycle trc - random READ or WRITE cycle time tasr - row address setup time trah - row address hold time 1 CICLO REFRESH - BEFORE (CBR) C tcpn tcsr twrp twrh twrp twrh twrp twrh WE# 3 CICLOS CONSECUTIVOS REFRESH - BEFORE - (CBR) Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 11 CICLO READ SEGUIDO HIDN REFRESH (READ) (REFRESH) tcrp trcd trsh tasr trah tasc tcah ADDR taa toff WE# trac tclz DADOS VÁLIDOS toe tod OE# tord Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 12

7 CICLO READ SEGUIDO CBR REFRESH (READ) (REFRESH) tcrp trcd trsh tcsr tchr tasr trah tasc tcah ADDR taa toff WE# trac tclz DADOS VÁLIDOS toe tod OE# tord Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 13 PRECHARGE LAY CYCLE TIME - trc INÍCIO NOVO CICLO tcrp trcd PRECHARGE TIME tasr trah tasc tcah ADDR WE# TEMPO ACESSO - trac ( ACCESS TIME FROM ) toff RECONSTITUIÇÃO DA CARGA PERDIDA NA LEITURA DADOS SELECT Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 14

8 FPM - FAST PAGE MO DRAM tcrp trcd tasr trah tasc tcah ADDR trac tpc tpc trc trac tpc 90 ns 50 ns 30 ns 13 ns trc trac tpc RANDOM CYCLE TIME ACCESS TIME FROM PAGE CYCLE TIME ACCESS TIME FROM Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 15 TIPOS DRAM S MAIS COMUNS SINGLE INLINE PIN PACKAGE FPM SIPP3O/SIMM30/SIMM72 ASSÍNCRONAS (386/486/Pentium) SINGLE INLINE MEMORY MODULE SEM SPD EDO SIMM72/ SIMM/DIMM168 DUAL INLINE MEMORY MODULE SÍNCRONAS (a partir do Pentium II) SÍNCRONAS NOMAIS SÍNCRONAS COM PROTOCOLO SDRAM DDR SDRAM RDRAM (RAMBUS) DLRAM (LINK RAM) Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 16

9 TIMING EM TERMOS CLOCKS OS CONTROLANDORES - EMBUTIDOS NOS CHIPSETS - OPERAM COM ESPECIFICAÇÕES EM TERMOS CLOCKS E NÃO ns EX.: CLOCK = 66 MHz T CLOCK = 15 ns DRAM FPM t RAC = 70 ns t PC = 40 ns PRECISAMOS: t RAC : t PC : 5 X T CLOCK = 75 Ns 3 X T CLOCK = 45 Ns VIDO A PRECHARGE BURST 4 LEITURAS: Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 17 EDO - EXTEND OUT tcrp trcd tasr trah tasc tcah ADDR trac tpc tpc EMBORA O TEMPO QUE OS DADOS FICAM DISPONÍVEIS NO BARRAMENTO SEJA O MESMO QUE NO CASO DA FPM, O TEMPO CICLO PÁGINA tpc É SUBSTANCIALMENTE REDUZIDO POIS OS DADOS SÃO RETIRADOS DO BARRAMENTO PELO FLANCO SCENNTE EM VEZ DO FLANCO ASCENNTE COMO NA FPM. Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 18

10 SDRAM - MICRON - 8 Mb X 16 CS# WE# CONTROL LOGIC COMMAND COR ROW ADDRES S LATCH ROW COR BANK MEMORY ARRAY 2048 x 256 x (X16) -- DQML DQMH CK CKE MO REGISTER 11 SENSE APLIFIERS I/O GATING DQM MASK LOGIC A0..A10, BA 12 ADDRESS REGISTER REFRESH CONTROLLER REFRESH COUNTER ROW ADDRESS MUX COLUMN-ADDRESS LATCH BURST COUNTER COLUMN-ADDRESS BUFFER COLUMN COR SENSE APLIFIERS I/O GATING DQM MASK LOGIC (X16) OUTPUT REGISTER INPUT REGISTER 16 DQ0 A DQ15 11 ROW ADDRESS LATCH ROW COR BANK MEMORY ARRAY 2048 x 256 x 16 Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 19 SDRAM - COMANDOS E OPERAÇÃO DOS DQM COMANDO (FUNÇÃO) CS# WE# DQM ADDR DQs COMMAND INHIBIT NOP (NO OPERATION) ACTIVE READ WRITE BURST TERMINATE PRECHARGE AUTO OR SELF REFRESH LOAD MO REGISTER WRITE / OUTPUT ENABLE WRITE / OUTPUT INHIBIT H X X X X X X L H H H X X X L L H H X BNK/RW X L H L H L/H BNK/CL X L H L L L/H BNK/CL VALID L H H L X X ACTIVE L L H L X CO X L L L H X X X L L L L X OPCOD X L - ACTIVE H - HIGH Z Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 20

11 SDRAM - MO REGISTER RESERVED WB OP MO CAS LATENCY BT BURST LENGTH 00 - STANDARD XX - RESERVED WRITE BURST MO: 0 - PROGRAMMED BURST LENGTH 1 - SINGLE LOCATION ACCESS SEQUENTIAL 1 - INTERLEAVED Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 21 SDRAM - CAS LATENCY Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 22

12 DDR SDRAM - MICRON - 1 Gb X 16 ACESSO DUPLICADO PERMITE LER DOIS DADOS A CADA CLOCK Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 23 DDR SDRAM - 1 Gb X 16 - TALHE Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 24

13 DDR2 SDRAM - 1 Gb X 16 - TALHE Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 25 DDR3 SDRAM - 2 Gb X 16 - TALHE Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 26

14 DDR X SDRAM - QUICK REFERENCE Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 27 NOMINAÇÕES: DDRn - XXX E PCn - XXXX Data Rate (MT/s) 64 bit RAM module peak transfer rate (MB/s) Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 28

15 DDR X SDRAM - TYPICAL RECEIVERS Maio 2014 Digital 3 - Prof. Gortan - 5. Aula - Ram's Dinâmicas 29

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