ENTRO FEDERL DE ENSINO TENOLÓGIO DE SNT TRIN UNIDDE DESENTRLIZD DE SÃO JOSÉ URSO TÉNIO DE TELEOMUNIÇÕES ELETRÔNI DIGITL 1 PÍTULO 4 FLIP-FLOP E LTH Prof. Jorge H.. asagrande RIL 2005
PÍTULO 4 FLIP-FLOP E LTH SUMÁRIO 4. Flip Flops... 1 4.1 Introdução... 1 4.2 Flip-Flop R-S (Reset Set)... 2 4.3 Flip-Flops com clock... 3 4.3.1 Flip-Flop R-S com clock... 4 4.4 Flip-Flop J-K... 5 4.5 Flip-Flop T ("Toggle")... 5 4.6 Flip-Flop D... 6 4.7 Latch D... 7 4.8 Entradas assíncronas... 7 4.9 Temporizações dos Flip-Flops... 9 trasos de Propagação... 9 Freqüência máxima de clock (f MX )... 10 Largura dos pulsos assíncronos... 10 Tempos de transição do clock... 10 ircuitos comerciais... 10 4.10 ircuitos omerciais... 14 4.11 Exercícios... 17 4.12 Referências ibliográficas... 30 3
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PÍTULO 4 FLIP-FLOP E LTH 4. Flip Flops 4.1 Introdução Os circuitos digitais podem ser classificados como circuitos combinacionais ou seqüenciais. Os circuitos combinacionais são aqueles onde as saídas dependem apenas dos níveis lógicos colocados nas entradas. mesma combinação de entrada sempre produzirá o mesmo resultado na saída, porque circuitos combinacionais não possuem memória. Por outro lado, entende-se por circuitos seqüenciais àqueles cuja saída em um determinado instante de tempo não depende apenas das entradas naquele instante de tempo, mas também das entradas anteriores e da seqüência como elas foram aplicadas. maioria dos sistemas digitais é composta tanto por circuitos combinacionais como de elementos de memória. Os circuitos de memória mais utilizados em circuitos seqüenciais tratam-se dos Flip-Flops e os circuitos "LTH" que são dispositivos biestáveis (possuem dois estados estáveis (0,1)). Eles permanecem em um destes dois estados até ocorra algum evento que o faça assumir o outro estado estável. O fato do flip-flop manter uma informação ao longo do tempo o caracteriza como um dispositivo de memória. Fig.1 ircuito ombinacional Fig.2 ircuito Seqüencial 1
PÍTULO 4 FLIP-FLOP E LTH 4.2 Flip-Flop R-S (Reset Set) O circuito básico do flip-flop R-S é mostrado abaixo: S R Fig. 3 ircuito lógico do flip-flop R-S com portas NND Neste circuito o estado futuro das saídas e seu complemento dependem das entradas R e S e do estado atual das saídas, conforme é mostrado na Tabela 1. Nas tabelas verdade dos Flip-Flops, refere-se ao estado atual da saída, e 0 refere-se ao estado anterior da saída. Na ocorrência de um estado no qual as saídas e não forem complementares, será indicado através de um asterisco (*) que o estado é proibido. Tabela 1 Tabela verdade de um Flip-Flop R-S aso 0 0 S R 1 0 1 0 0 0 1 1 0 0 0 1 0 2 0 1 0 1 0 1 1 0 0 1 0 1 3 0 1 1 0 1 0 1 0 1 0 1 0 4 0 1 1 1 1* 1* 1 0 1 1 1* 1* No caso 1, com S = 0 e R = 0, as saídas e permaneceram com o estado anterior ( 0 ), isto é, o valor anterior da saída permanece memorizado. No caso 2, com S = 0 e R = 1, independente do estado anterior a saída vai para 0 e vai para 1. No caso 3, com S = 1 e R = 0, a saída vai para 1 e vai para 0. No caso 4, com S = 1 e R = 1, as saídas e vão para 1, entrando em um estado proibido. 2
PÍTULO 4 FLIP-FLOP E LTH Uma tabela verdade simplificada e o símbolo do flip-flop R-S são: S R 0 0 0 0 1 0 1 0 0 1 0 1 1 1 * * Fig.4 Simbologia do flip-flop R-S e tabela verdade O circuito do flip-flop R-S também pode ser implementado usando portas NOR. asta utilizar o equivalente Morgan. 4.3 Flip-Flops com clock ircuitos que utilizam clock são chamados de circuitos síncronos. Muitos flip-flops utilizam um sinal de clock para determinar o momento em que suas saídas mudarão de estado. O sinal de clock é comum para todas as partes do circuito. Normalmente, o sinal de clock é uma onda quadrada. uando o circuito do Flip-Flop utiliza diretamente o nível alto ou baixo para determinar a mudança das saídas, denominamos este circuito de LTH, e o sinal de disparo é denominado de ENLE. Nos Flip-Flops a saída pode mudar de estado durante uma transição positiva (nível 0 para nível 1) ou transição negativa (nível 1 para nível 0). representação gráfica do tipo de clock é: Fig. 5 Simbologia de flip-flops com clock na transição (orda ou Edge) de subida e descida 3
PÍTULO 4 FLIP-FLOP E LTH O detector de transição é um circuito que habilitará, por alguns instantes, as entradas, durante a transição de LOK. O circuito típico de um detector de transição é mostrado na Fig. 6: Fig. 6 ircuitos detectores de transição positiva e negativa Os tempos dos pulsos de LK* correspondem aos tempos de atraso da porta INVERSOR, em torno de 5 ns (depende da família lógica também!) 4.3.1 Flip-Flop R-S com clock O circuito interno é mostrado abaixo: Fig. 7 ircuito lógico interno do flip-flop R-S com clock O símbolo do flip-flop R-S com clock e a tabela verdade são: 4
PÍTULO 4 FLIP-FLOP E LTH S R lk X X 0 0 0 0 0 0 0 1 0 1 0 0 1 0 1 1 1 * * S R lk X X 0 0 0 0 0 0 0 1 0 1 0 0 1 0 1 1 1 * * Fig. 8 Flip-flop R-S com clock 4.4 Flip-Flop J-K O símbolo do flip-flop J-K e a tabela verdade são: J K lk X X 0 0 0 0 0 0 0 1 0 1 0 0 1 0 1 Erro! 1 1 0 0 Fig. 9 Flip-flop J-K O funcionamento do flip-flop J-K é semelhante ao do R-S. diferença é que o flip-flop J-K não possui a condição proibida. Na situação em que J = K = 1 a saída é complementada. 4.5 Flip-Flop T ("Toggle") 5
PÍTULO 4 FLIP-FLOP E LTH É um flip-flop com uma única entrada, onde J e K são conectados em um único ponto denominado de entrada T. O símbolo e a tabela verdade deste flip-flop são mostrados na Fig. 10. Se a entrada T for levada a 1 este flip-flop opera como um divisor de freqüência. T T LK X 0,1 0 0 0 0 0 1 0 0 Fig. 10 Flip-flop T simbologia e tabela verdade 4.6 Flip-Flop D É um flip-flop com uma única entrada, onde J e K (ou R e S) são conectados através de um INVERSOR em um único ponto denominado de entrada T. Na presença do clock, o valor digital da entrada D é copiado para a saída e armazenado até a ocorrência do próximo clock. O circuito interno do flip-flop D é mostrado na Fig. 11 S (J) R (K) Fig.11 ircuito lógico interno do flip-flop D O símbolo do flip-flop D e a tabela verdade são: 6
PÍTULO 4 FLIP-FLOP E LTH D lk X 0 0 0 0 0 1 1 1 0 Fig. 4.12 Flip-flop D simbologia e tabela verdade 4.7 Latch D O símbolo lógico do latch D é mostrado na Fig.14. Diferentemente do flip-flop D, o latch D possui uma entrada EN, que é sensível ao nível e não a borda. uando esta entrada estiver habilitada, a saída é a cópia da entrada D. Se ela estiver desabilitada, a saída manterá o estado anterior. O circuito interno é mostrado na Fig. 4.13: Fig. 4.13 ircuito interno do latch D EN D 0 X 0 0 1 0 0 1 1 1 1 0 4.8 Entradas assíncronas Fig.14 Latch D simbologia e tabela verdade 7
PÍTULO 4 FLIP-FLOP E LTH Todas as entradas dos flip-flops até agora vistos dependem do sinal de clock. Estas entradas são chamadas entradas síncronas. Em muitos flip-flops existem outras entradas que não dependem do sinal de clock para atuarem, e por isso são chamadas de entradas assíncronas. Essas entradas são usadas para alterar a qualquer instante, o estado do flip-flop para 0 ou 1. Tabela 2 mostra a tabela verdade das entradas assíncronas PRESET (PRE ) e LER(LR ). Estas entradas são normalmente ativas pelo nível baixo, porque na tecnologia TTL a corrente de entrada em nível alto é muito menor que no nível baixo, resultando assim um menor consumo de potência no I. Tabela 2 PRE LR 1 1 operação normal 1 0 0 1 0 1 1 0 0 0 * * Para a operação normal do flip-flop, as entradas PRESET e LER devem estar em 1. qualquer momento pode-se mudar a saída para 0 ou 1 utilizando estas entradas. última combinação não pode ser usada. Fig. 15 mostra as entradas assíncronas de um flip-flop J-K e sua tabela verdade: PRE LR J K lk 1 0 X X X 0 1 0 1 X X X 1 0 1 1 1 1 1 1 1 1 1 1 X X 0 0 0 0 0 0 0 1 0 1 0 0 1 0 1 1 1 0 0 Fig. 15 flip-flop J-K com entradas assíncronas - simbologia e tabela verdade 8
PÍTULO 4 FLIP-FLOP E LTH 4.9 Temporizações dos Flip-Flops s seguintes características de tempo devem ser respeitadas para o funcionamento correto dos flip-flops. Tempo de ajuste (setup) e conservação (hold) Os tempos de setup ( t s ) e hold ( t h) são parâmetros que devem ser observados para que o flip-flop possa trabalhar de modo confiável. O tempo de setup corresponde ao intervalo mínimo de tempo no qual as entradas devem permanecer estáveis antes da transição do clock. O tempo de hold corresponde ao intervalo mínimo no qual as entradas devem permanecer estáveis depois da transição do clock. Fig.16 Tempos de setup e hold trasos de Propagação O atraso de propagação é intervalo de tempo entre a aplicação de um sinal na entrada e o momento que a saída muda. Este atraso pode variar quando ocorre uma mudança de 1 para 0 (transição de descida) e 0 para 1 (transição de subida). Fig.17 trasos de propagação 9
PÍTULO 4 FLIP-FLOP E LTH Freqüência máxima de clock (f MX ) É a freqüência mais alta que pode ser aplicada na qual o flip-flop funciona de modo confiável. Tempos de duração do clock em LTO e IXO O tempo de duração mínima do clock em nível LTO ( t wh ) e em nível IXO, t ). ( wl t wl wh Fig.18 Tempos de duração de clock em LTO e IXO t Largura dos pulsos assíncronos s entradas assíncronas PRESET e LER possuem larguras mínimas (t w (L)) de pulsos para uma operação correta. Fig. 19 Larguras mínimas de pulsos assíncronos Tempos de transição do clock Para garantir o funcionamento correto do flip-flop, o tempo transição do clock deve ser o menor possível. Para dispositivos TTL esse tempo é 50 ns e para dispositivos MOS, 200 ns. ircuitos comerciais Os principais parâmetros de tempo desses integrados são mostrados na 10
PÍTULO 4 FLIP-FLOP E LTH Tabela 3. s temporizações variam conforme a tecnologia utilizada (MOS, TTL, EL), família (40XX, 54XX, 74XX), também série (padrão, LS, LS, F, H, HT, etc). Tabela 3 Temporizações de Flip-Flops Parâmetro Séries da família 74/54 Standard LS H Unit t s 20 20 60 25 ns t h 5 0 0 0 ns t phl (de LK para ) 40 24 200 31 ns t plh (de LK para ) 25 16 200 31 ns t phl (de LR ou PRE para ) 40 24 225 41 ns t plh (de LR ou PRE para ) 25 16 225 41 ns t wh (LK) t wl (LK) 37 15 100 25 ns 30 20 100 25 ns f MX 15 30 5 20 MHz 11
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PÍTULO 4 FLIP-FLOP E LTH 13
PÍTULO 4 FLIP-FLOP E LTH 4.10 ircuitos omerciais 14
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PÍTULO 4 FLIP-FLOP E LTH 4.11 Exercícios 1. Dado o conjunto de entradas J e K mostradas indicar o comportamento da saída para os Flip-Flops JK disparado pela borda positiva ( ) e JK disparado pela borda negativa ( ). 2. ompletar o diagrama para o LTH RS sem sincronismo. 3. omplete o diagrama de tempo considerando o LTH RS sincronizado no nível alto. 4. omplete o diagrama de tempo considerando o LTH tipo D sincronizado no nível alto. 17
PÍTULO 4 FLIP-FLOP E LTH 5. omplete o seguinte diagrama de tempo dos Flip-Flop JK sincronizados na borda de descida e subida: 6. Para os FF s JK mostrados abaixo, responda as questões: a) uais são as entradas e as saídas? b) uais são entradas síncronas e quais assíncronas? c) ual o nível lógico de operação (alto ou baixo) de todas as entradas? d) Faça o diagrama de tempo para a saída de cada casos. 18
PÍTULO 4 FLIP-FLOP E LTH 19 FFa K J clk Pr lr FFb K J clk Pr lr FFc K J clk Pr lr FFd clk Pr lr K J FFe clk Pr lr K J FFf clk Pr lr K J lk Pr lr FFa FFd FFc FFd FFe FFf
PÍTULO 4 FLIP-FLOP E LTH 7. Dado o FF SR abaixo, complete o diagrama de tempo para a saída. lk S R LR lk lr 8. Dado o LTH JK abaixo, complete o diagrama de tempo para a saída. onsidere a saída inicialmente em 0 (zero). En J K lk 20
PÍTULO 4 FLIP-FLOP E LTH 9. Dado o FF JK abaixo, complete o diagrama de tempo para a saída. DDO J PR lk K LR lk lr PR DDO 10. Dado o FF D abaixo, complete o diagrama de tempo para a saída. DDO D PR lk LR lk lr PR DDO 21
PÍTULO 4 FLIP-FLOP E LTH 11. Faça o diagrama de tempo do circuito abaixo, para as saídas 1, 2, e entrada D DDO lk J1 1 J2 2 K1 1 K2 2 lk 22
PÍTULO 4 FLIP-FLOP E LTH 12. Para cada Flip-Flop ou LTH tipo SR, faça o diagrama de tempo para as saídas indicadas. S R onsidere inicialmente = 0. S En R onsidere inicialmente = 1. 23
PÍTULO 4 FLIP-FLOP E LTH S En R onsidere inicialmente = 1. S lk R onsidere inicialmente = 0. S lk R onsidere inicialmente = 1. 24
PÍTULO 4 FLIP-FLOP E LTH 13. Para cada Flip-Flop ou LTH tipo D, faça o diagrama de tempo para as saídas. D En onsidere inicialmente = 0. D En onsidere inicialmente = 1. D lk onsidere inicialmente = 0. 25
PÍTULO 4 FLIP-FLOP E LTH D lk onsidere inicialmente = 1. 14. Para cada FF tipo JK, faça o diagrama de tempo para as saídas e. J lk K onsidere inicialmente = 1. J lk K onsidere inicialmente = 0. 26
PÍTULO 4 FLIP-FLOP E LTH 15. Para cada FF tipo T, faça o diagrama de tempo para as saídas solicitadas T lk onsidere inicialmente = 0. T lk onsidere inicialmente = 1. 27
PÍTULO 4 FLIP-FLOP E LTH Pr J lk K lr onsidere inicialmente = 0. D E 16. Dado o FF JK do I 74LS107 abaixo, complete o diagrama de tempo para a saída 1. LK LR +5V 0V +5V DDO 28
PÍTULO 4 FLIP-FLOP E LTH lk LR DDO 17. Dado o FF JK do I 74LS109 abaixo, complete o diagrama de tempo para a saída 1. +5V 0V PR LK +5V DDO LR lk PR LR DDO 29
PÍTULO 4 FLIP-FLOP E LTH 4.12 Referências ibliográficas aú, N. postila de Eletrônica Digital Flip-Flops, EFET/S, 1999. Muller Neto, F. O. postila de Instrumentação Famílias Lógicas, EFET/S, 2004. Montebeller, S.J. postila de Eletrônica II, FENS. Digital Logic: Pocket Data ook, Texas Instruments, 2003. 30