Metodologias de projecto de baixo consumo para implementações em FPGA. João Miguel Ramos Meixedo

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1 Metodologias de projecto de baixo consumo para implementações em FPGA João Miguel Ramos Meixedo Preparação da Dissertação - Relatório final Mestrado em Engenharia Electrotécnica e de Computadores Faculdade de Engenharia da Universidade do Porto Porto, Fevereiro de 2008

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3 Conteúdo 1 Objectivos 1 2 Introdução 1 3 Consumo de potência nos circuitos digitais Potência estática Potência de fugas Potência de curto-circuito Potência dinâmica FPGAs 6 5 Minimização da potência dissipada ao nível do projecto RTL Metodologias de projecto para baixo consumo em FPGAs Análise estática Redução de glitches Arquitectura paralela Arquitectura pipeline Gestão dinâmica do sinal de relógio Clock gating Codificação de máquinas de estados Estado da Arte Trabalho a realizar e metodologia Estimativa do consumo de potência Medida do consumo de potência Resultados de ensaios realizados com o Xpower i

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5 1 Objectivos Pretende-se com este trabalho de dissertação estudar técnicas, métodos e diferentes arquitecturas de hardware que ao nível do projecto RTL (registertransfer-level) permitam diminuir o consumo de energia de circuitos digitais implementados em FPGAs. 2 Introdução O consumo de potência nos circuitos digitais de uso geral tem vindo a tornarse cada vez mais uma questão de topo quer a nível do projecto, quer a nível comercial. Apesar de também ser uma questão importante nos dispositivos fixos como computadores desktop, o baixo consumo de potência nos equipamentos portáteis como laptops, telefones, PDAs e leitores de mp3/mp4 torna-se imperativo. Com a diminuição do consumo de potência, foi possível tornar os equipamentos autónomos, alimentando-os a partir de pequenas baterias, o que por sua vez os tornou mais pequenos e leves. Nos equipamentos fixos a principal vantagem é a diminuição dos custos com energia, e a diminuição na complexidade e dimensão dos sistemas de arrefecimento tais como ventiladores e radiadores. As vantagens do baixo consumo de potência nos aparelhos fixos são evidentes no caso dos computadores pessoais, e principalmente nos servidores e mainframes, devido à poupança de energia. No passado, as principais preocupações ao nível do projecto eram o desempenho do circuito, torná-lo tão rápido quanto possível, de modo a que este fizesse mais operações em menos tempo, e a área de circuito ocupada, pois quanto mais pequeno fosse o circuito melhor. O consumo de energia era um requisito secundário. Actualmente, sobretudo com o objectivo da portabilidade dos equipamentos, a economia de consumo é uma das principais preocupações durante o projecto de um circuito, deixando muitas vezes as anteriores preocupações relegadas para segundo plano. 1

6 Ao longo do trabalho que se pretende realizar serão feitos ensaios e simulações com diversos circuitos implementados em FPGAs da XILINX c recorrendo a diferentes métodos, para assim avaliar a eficácia de cada um, em diferentes tipos de circuitos. Será também contemplada a hipótese de combinar vários métodos numa só implementação e daí saber se foram obtidas vantagens em termos de redução do consumo. Outra questão importante a avaliar será o custo da redução do consumo de potência em termos do aumento da área do circuito e/ou da redução do desempenho. Este relatório descreve o resultado de estudos preliminares relativos à identificação das causas do consumo de potência em equipamentos digitais assim como técnicas e métodos para o diminuir. 3 Consumo de potência nos circuitos digitais A tecnologia com que são fabricados os circuitos digitais, e que é actualmente a tecnologia dominante no fabrico de circuitos integrados, é a tecnologia CMOS (complementary metal-oxid-semiconductor). A principal vantagem face às suas concorrentes, e que a torna dominante, é precisamente o seu reduzido consumo de potência. A potência consumida pelos circuitos digitais CMOS resulta da contribuição de várias parcelas [2]. A equação 1 mostra as parcelas em que se decompõe a potência consumida em circuitos CMOS. A primeira parcela, P E refere-se à potência estática, P F refere-se à potência de fugas, P CC refere-se à potência de curto-circuito e por ultimo P D refere-se à potência dinâmica. Seguidamente estas componentes são apresentadas com mais detalhe, sendo apresentadas as causas que estão na sua origem. P C = P E + P F + P CC + P D (1) 3.1 Potência estática A potência estática é a parcela da potência consumida que não depende do sinal de relógio, ou seja é a potência consumida quando o relógio está parado. 2

7 A potência estática está normalmente associada aos circuitos baseados em tecnologia NMOS ou PMOS. As portas lógicas que utilizam esta tecnologia são essencialmente constituídas por uma rede de transístores, e uma resistência de pull-up, no caso NMOS, ou pull-down no caso dos PMOS. Quando a rede de transístores está a conduzir existe um caminho directo entre a alimentação positiva e a massa, através da resistência e dos transístores. A solução adoptada para eliminar este consumo de potência, devido à presença da resistência, foi a introdução da tecnologia CMOS. Esta tecnologia incorpora na mesma porta lógica uma rede NMOS e outra PMOS, complementares, apenas conduzindo corrente eléctrica uma de cada vez, pois têm um funcionamento alternado. A rede PMOS está ligada à alimentação positiva e é responsável por gerar o nível lógico 1 na saída, enquanto a rede NMOS está ligada à massa e é responsável por gerar na saída o nível lógico 0. Assim, nos circuitos baseados na tecnologia CMOS, a componente de potência estática é praticamente nula, pois a resistência de condução das redes NMOS e PMOS é extremamente reduzida. 3.2 Potência de fugas A potência de fugas deve-se à corrente que percorre os transístores quando estes estão polarizados na zona de corte, podendo o seu valor ser calculado a partir da equação 2, em que I pn representa a corrente que flui pelo diodo inversamente polarizado formado pelo substrato e pela região de difusão, I st representa a corrente de fugas do transístor, que fui quando este está na zona de corte e V DD representa a tensão de alimentação[2]. P F = (I pn + I st ) V DD (2) O valor desta corrente aumenta com a diminuição do tamanho dos transístores, pois em transístores com comprimento de canal mais pequeno é mais difícil bloquear a corrente. Apesar de esta corrente ser muito pequena, a soma das correntes de todos os transístores presentes num circuito integrado, que podem 3

8 ser vários milhões, torna-se significativa. Além disso, o constante aumento da complexidade e nível de integração dos circuitos aliado à diminuição do tamanho dos transístores, permitido pela evolução da tecnologia de fabrico, faz com que o peso relativo desta componente se torne cada vez maior face às outras causas do consumo de potência em tecnologia CMOS. 3.3 Potência de curto-circuito A potência de curto-circuito é causada pelas comutações de nível nas saídas das portas lógicas. O caminho criado directamente entre a alimentação positiva e a massa, quando ambas as redes de transístores, N e P, estão na zona de saturação provoca o aparecimento de uma corrente de curto-circuito entre os dois pontos, conforme está representada na figura 2 por I cc. Figura 1: Modelo de uma porta lógica CMOS com a representação da corrente de curto-circuito e a corrente responsável por carregar a capacidade de carga. A potência de curto-circuito representa uma pequena parcela da potência 4

9 total, cerca de 10% e o seu valor pode ser calculado a partir da equação 3, em que K representa o número médio de comutações da saída por ciclo de relógio, β representa o factor de ganho dos transístores, o qual depende das características físicas destes, V DD representa a tensão de alimentação, V T representa a tensão de treshold, que é uma constante da tecnologia, f representa a frequência de funcionamento do circuito e τ o tempo de subida e descida do sinal de saída. É de sublinhar a influência cúbica da tensão de alimentação nesta componente da potência consumida, pelo que as alterações deste valor, mesmo que pequenas terão um peso significativo no valor desta parcela do consumo [2]. P CC = K β 12 (V DD 2V T ) 3 fτ (3) 3.4 Potência dinâmica A potência dinâmica é a principal componente da potência consumida pelos circuitos CMOS. Esta potência está associada à corrente necessária para a carga e a descarga das capacidades associadas a cada porta lógica. Na figura 1 é mostrado um modelo de uma porta lógica CMOS, na qual estão representadas as correntes de curto-circuito e de carga da capacidade. A porta é composta por uma rede de transístores de canal P (PMOS) a qual é responsável por carregar a capacidade de carga, e por uma rede de transístores de canal N (NMOS), responsável pela sua descarga. Esta capacidade representa o equivalente das capacidades associadas aos transístores que formam a porta, que depende essencialmente do tamanho dos mesmos, e da capacidade da carga aplicada à saída, que depende do tamanho das pistas às quais é aplicado o sinal de saída e do número e dimensões das portas lógicas que são atacadas pela primeira. Sempre que haja uma transição do nível lógico da saída de 0 para 1, a capacidade é carregada e na transição contrária a capacidade é descarregada. A potência é dissipada devido às correntes existentes durante os processos de carga e descarga da capacidade, assim só é dissipada potência nas transições de nível lógico, as quais traduzem a operação do circuito digital. 5

10 A componente da potência dinâmica geralmente representa 70% a 80% da potência total[5], visto ser a componente com maior peso no consumo total, uma diminuição desta provocará um melhoramento considerável nos resultados finais. A potência dissipada devido ao movimento de cargas nas capacidades de saídas das portas lógicas pode ser então calculada a partir da eq.4 [5]. P D = KC out.f.vdd 2 (4) Nesta equação K representa o número médio de transições de nível lógico por ciclo de relógio, C out representa a capacidade de saída da porta lógica, V DD representa a tensão de alimentação, que tem um peso significativo no calculo desta potência, uma vez que está elevada ao quadrado, e por ultimo f representa a frequência de relógio à qual a porta lógica funciona. 4 FPGAs Este trabalho tem como objectivo o explorar metodologias de projecto que permitam a redução do consumo de potência em circuitos implementados em FPGAs. As FPGAs são circuitos integrados digitais que possuem um conjunto de blocos lógicos e interligações que podem ser configurados de modo a criar um circuito digital. Figura 2: Arquitectura interna de uma FPGA 6

11 Na figura 2 é mostrado um exemplo da arquitectura interna de uma FPGA. Os blocos lógicos que compõem as FPGAs modernas denominam-se Lookup-table (LUT). Estes blocos possuem um número variável de entradas e podem ser configurados de modo a realizar qualquer função lógica com tantas variáveis quantas as entradas. Uma particularidade importante das FPGAs deve-se ao facto de existirem flip-flops nas saídas dos blocos lógicos 3, o que implementar arquitecturas do tipo pipelined sem aumentar a taxa de ocupação de recursos. Figura 3: Bloco Lógico. Existem ainda blocos de entradas e saídas (Input Output Blocs, IOBs), Flipflops, blocos de memória RAM, multiplicadores e ainda em alguns modelos microprocessadores completos. As principais vantagens de uma FPGA face a um ASIC resultam do facto de a duração do ciclo de projecto de um circuito ser muito reduzida, ao contrário do que acontece com um ASIC. Alem disso, por serem altamente reconfiguráveis, o mesmo circuito pode tomar diversas funcionalidades. O custo de projecto de um ASIC é muito elevado, e estes só se tornam economicamente rentáveis quando produzidos em grandes quantidades, ao contrário das FPGAs, que não tem custos fixos de projecto, mas apresentam um preço 7

12 unitário mais elevado do que um ASIC que seja produzido em massa. Deste modo as FPGAs constituem o suporte preferível para realizar prototipagem rápida, assim como para implementar circuitos optimizados para aplicações específicas onde se possa tirar partido do paralelismo e de particularidades dos dados a processar. Por outro lado um circuito implementado numa FPGA tem geralmente um desempenho mais reduzido quando comparada com um ASIC que execute a mesma função, uma vez que os atrasos obtidos nos circuitos implementados em FPGA são muito superiores devido à complexidade destes, e das interligações entre blocos lógicos. Do mesmo modo o consumo de potência nas FPGAs é também muito elevado em comparação com um ASIC, uma vez que existe um maior número de nós e que as capacidades associadas aos caminhos de dados, geralmente mais longos, são maiores. Torna-se por isso essencial reduzir o consumo de potência nos circuitos baseados em FPGA, explorando a forma como os circuitos são especificados e projectados. Seguidamente apresenta-se o ciclo de projecto em circuitos com FPGAs. A implementação dos circuitos a estudar será feita recorrendo à linguagem de descrição de hardware Verilog. Esta linguagem foi estabelecida pelos standards do IEEE em 1995 [1], e revista em 2001 [3] e 2005 [4]. O Verilog é uma linguagem com uma sintaxe similar à da linguagem de programação C, mas que ao contrário desta se destina a descrever hardware. Existem duas formas básicas de descrever circuitos em Verilog, sob a forma de uma descrição estrutural ou sob a forma de uma descrição comportamental. A primeira, descreve a estrutura do circuito à custa da interligação de portas lógicas, ou de módulos criados pelo projectista ou contidos em bibliotecas. A segunda abordagem permite descrever o funcionamento do circuito sem ter que descrever a constituição do circuito, revelando-se a forma mais rápida e produtiva de descrever um circuito digital. Existem ainda descrições ditas não sintetizáveis, estas descrições têm o nome de testbench (bancada de teste) que se destinam a definir os sinais de entrada do circuito e receber os sinais de saída, de modo a simular o funcionamento do 8

13 mesmo através de uma aplicação de simulação, fazendo assim a sua validação funcional. A metodologia de desenvolvimento de um circuito baseado em FPGA consiste na descrição do circuito utilizando uma linguagem apropriada, neste caso será o Verilog. Segue-se a validação funcional do circuito descrito. Esta etapa é importante pois permite verificar o funcionamento por simulação do circuito em questão. Esta simulação é feita recorrendo a um testbench e a um simulador. A simulação de circuitos implementados neste trabalho será feita recorrendo ao simulador ModelSim [15] da MentorGraphics c. A etapa seguinte é a síntese lógica. Esta etapa consiste na interpretação da descrição do circuito em verilog, recorrendo a um sintetizador, de modo a obter a configuração dos blocos lógicos e das interligações da FPGA que formam o circuito. O sintetizador que será utilizado é o ISE [21] da Xilinx c. Por último é feita a implementação e o ensaio do circuito na FPGA. 5 Minimização da potência dissipada ao nível do projecto RTL Neste trabalho pretende-se estudar a diminuição do consumo de potência intervindo ao nível do projecto RTL, o que permite diminuir a potência dinâmica. Em seguida explica-se os motivos da impossibilidade de minimização das restantes componentes do consumo de potência nos circuitos digitais. Os circuitos alvo deste trabalho são CMOS, pelo que o consumo de potência estática será reduzido, assim esta componente pode ser desprezada daqui para a frente. Quanto à potência de fugas, apesar de ser uma componente cada vez mais importante devido à miniaturização dos circuitos, é intrínseca da tecnologia de fabrico dos circuitos. Assim ao nível do projecto RTL apenas é possível diminuir esta componente ao diminuir o número total de portas lógicas, o que diminui 9

14 todas as componentes do consumo. Apesar disso não será viável tentar diminuila, pois a grande maioria das técnicas descritas mais à frente necessita de mais recursos, ou seja mais portas lógicas, e mais potência de fugas. Tal como no caso da potência de curto-circuito, a potência dinâmica depende fundamentalmente da tensão de alimentação do circuito. Este valor é um parâmetro da tecnologia de implementação do circuito, e geralmente é definido tendo em conta as preocupações de economia de potência (geralmente valores de tensão bastante reduzidos). Sendo assim, ao nível do projecto RTL não é possível alterá-lo de modo a reduzir o consumo de potência. Dado que os parâmetros β e V T presentes nas equações 3 e 4 que permitem calcular as parcelas do consumo total são referentes às características da tecnologia de fabrico, também não podem ser minimizados a este nível. Ao nível do projecto RTL pode ser minimizado o número de portas lógicas, por exemplo simplificando o circuito, ou fazendo com que este se torne mais eficiente em termos de consumo de recursos. Outra possibilidade que pode ser explorada, e que à partida produzirá melhores resultados será a minimização do número de transições de sinal ocorridas nas saídas das portas lógicas. Esta minimização pode ser feita à custa da diminuição da frequência de relógio, o que por si só diminuirá também o desempenho do circuito, podendo ser incompativel com os requesitos de certas aplicações. Uma outra alternativa será eliminar transições desnecessárias resultantes de atrasos diferentes na propagação de diferentes, vulgarmente designados por glitches. A solução orientada para baixo consumo a estudar, passa por utilizar arquitecturas de hardware alternativas de modo a minimizar o número de transições, e maximizar a eficácia do circuito mantendo um compromisso entre o consumo de potência e a área de circuito ocupada. Um caso comum, onde o número de transições pode ser optimizado é em circuitos com máquinas de estados, explorando diferentes formas de codificar os estados. 10

15 5.1 Metodologias de projecto para baixo consumo em FPGAs Como foi visto, a redução do consumo de potência, ao nível do projecto RTL pode ser conseguida através da redução do número de transições de nível de tensão à saída das portas lógicas. Esta redução deve ser feita sem sacrificar o desempenho do circuito, pelo que poderá ser necessário redesenhar o mesmo tendo em conta estes aspectos. Em [11] são descritas várias formas de reduzir o consumo de potência em circuitos baseados em FPGAs. Faz parte deste trabalho estuda-las e quantificar a sua eficácia quando aplicadas a diferentes circuitos e efectuar uma comparação entre elas. Diferentes arquitecturas e métodos de projecto: Análise estática A análise estática [5] consiste em determinar estatisticamente quais as combinações dos sinais de entrada mais prováveis, e a partir daí manipular as funções lógicas de maneira a obter um circuito que origine menos comutações Redução de glitches As glitches [5][2][18] são comutações indesejáveis causadas pelos diferentes atrasos que ocorrem no caminho dos sinais que se propagam por portas lógicas. Por exemplo as entradas de uma porta AND num dado instante forem 0 1, a saída será 0. Se ambas as estradas trocarem de valor a saída deve permanecer em 0, mas caso a entrada que estava a 0 comute antes da outra, a saída passará a 1, e só depois com a comutação da outra entrada, tomará o valor correcto. Este tipo de comutações indesejáveis provoca um acréscimo no consumo de potência, uma vez que aumentam a componente de potência estática devido ao acréscimo de comutações de sinal. No entanto esta fonte de comutações pode ser diminuída ou mesmo eliminada, equalizando os atrasos dos sinais de entrada das portas lógicas, ou seja tornar iguais os atrasos de todos os sinais. Outra solução passa por utilizar registos nas saídas das portas com um sinal de relógio comum de modo a eliminar as diferenças entre os tempos 11

16 de atraso de cada sinal. Este método é conhecido como arquitectura pipelined, sendo utilizada também com outros fins, deste modo será feita uma descrição mais exaustiva deste método Arquitectura paralela A arquitectura paralela [7][19], consiste na utilização de duas ou mais unidades funcionais, de um circuito, em paralelo, de modo a melhorar o seu desempenho. Assim, para se obter o desempenho inicial é possível baixar a frequência de relógio, e/ou a tensão de alimentação. Como foi visto, ao nível do projecto RTL apenas é possível alterar o valor da frequência de relógio. Um exemplo da utilização da arquitectura paralela são os recentes processadores fabricados pela Intel c com vários núcleos de processamento na mesma unidade, que funcionam a frequências mais baixas, consumindo menos energia Arquitectura pipeline A arquitectura pipelined [20], consiste na divisão por andares de circuitos combinacionais, introduzindo registos síncronos com um sinal de relógio a seguir a cada andar. Assim é possível tratar mais dados em menos tempo, pois após a entrada de um dado valor não é necessário esperar que o seu processamento esteja completo para introduzir novos dados. Basta esperar que o primeiro resultado intermédio seja produzido. O circuito resultante é então mais rápido, pelo que mais uma vez é possível diminuir a frequência de funcionamento de modo a que este tenha o desempenho inicial, mas diminuindo o consumo de potência. Além disso a arquitectura pipeline também reduz os glitches, e diminui a capacidade do caminho de dados, uma vez que este se torna mais curto [10], que como foi explorado diminuirá o consumo de potência. Esta arquitectura é particularmente interessante no projecto de circuitos em FPGAs, dado que os blocos funcionais que as compõem incorporam flip-flops nas suas saídas, que embora não sejam usados em circuitos combinacionais serão aproveitados para a implementação dos andares de pipeline, sem dar origem a uma aumento da 12

17 taxa de ocupação da FPGA pelo circuito resultante. Assim é possível diminuir o consumo sem aumentar a utilização de recursos. Por outro lado, uma vez que os flip-flops serão síncronos com o sinal de relógio, o consumo provocado pelo aumento da árvore de distribuição de relógio e consequente aumento da capacidade, vai conduzir a um aumento do consumo de potência Gestão dinâmica do sinal de relógio O consumo de potência de um circuito digital depende em grande parte da frequência do sinal de relógio. É sabido que a simples diminuição do seu valor se torna por vezes impraticável devido à diminuição de desempenho inerente. Porém em grande parte das aplicações é aceitável diminuir o desempenho sem consequências no funcionamento. São exemplos circuitos que utilizem taxas de entrada de dados variáveis. Assim é possível gerir dinamicamente o sinal de relógio [6] num circuito, de acordo com as necessidades de desempenho, e consequentemente diminuir a potência consumida. A gestão dinâmica consiste na diminuição da frequência do sinal de relógio quando não for necessário um desempenho tão elevado, e o aumento desta quando necessário. A variação da frequência deve ser feita com valores pré definidos, de modo a mais facilmente ser possível a adaptação a dispositivos de entrada e saída, bem como a gestão de relações temporais Clock gating Esta solução [11][2] consiste em desligar o sinal de relógio de partes do circuito que momentaneamente não são necessárias de modo a eliminar as comutações que ocorram nessa região. O clock gating é uma solução que segue o mesmo principio da gestão dinâmica do sinal de relógio, com a diferença de que esta é feita a nível local, ao contrário da anterior que é global. Esta trata-se de um sistema do tipo liga/desliga, ao contrário da anterior em que o sinal de relógio pode adoptar vários valores. Esta solução deve ser utilizada tendo em conta o atraso adicional no sinal de relógio imposto pela latch ou porta lógica 13

18 usada para o desligar, podendo dar origem a glitches Codificação de máquinas de estados A codificação de máquinas de estados [13] [12] pode em determinadas situações ter influência no consumo de potência de um circuito. Circuitos baseados em máquinas de estados, em que existam muitas trocas de estado, ou muitos estados, a potência consumida pela máquina de estados pode ser significativa. Para diminuir o consumo a codificação dos estados deve ser escolhida de modo a minimizar as trocas de bits entre estados consecutivos. Existem códigos especialmente concebidos para esse efeito, sendo exemplo disso os códigos one hot e Gray, que têm a particularidade de apresentarem códigos consecutivos que diferem apenas em dois bits, ou em um bit, respectivamente. Portanto, em circuitos que se baseiem em máquinas de estados, será possível minimizar o consumo de potência explorando diferentes formas de codificação de estados. Todos estes métodos visam reduzir o número de comutações de nível de sinal à custa de um aumento da área de circuito ocupada. A eficácia de cada um deles será objecto de análise no trabalho a desenvolver. No caso concreto de circuitos baseados em FPGAs será necessário tirar partido das características de hardware particulares deste tipo de circuitos. Uma das características que pode e deve ser aproveitada é a presença de flip-flops à saída de cada bloco lógico e que muitas vezes não são utilizados, apesar disso, estão presentes no circuito e contribuem para o consumo de potência. Uma forma de os rentabilizar é utilizando arquitecturas do tipo pipelined, que além das vantagens em termos de redução do consumo que já foram vistas, apresenta neste caso a vantagem de aproveitar recursos ja existentes no circuito. Assim torna-se possível diminuir o consumo sem aumentar a necessidade de recursos. 14

19 5.2 Estado da Arte Das técnicas de diminuição de consumo de potência apresentadas, algumas serão mais apropriadas do que outras para determinados tipos de circuitos, e simultaneamente, algumas serão mais eficazes do que outras do ponto de vista quantitativo. Parte deste trabalho será qualificar e quantificar os resultados obtidos para cada tipo de circuito quando implementado recorrendo a cada uma das diferentes técnicas expostas. De entre estas, as mais promissoras em termos de resultados, segundo várias fontes bibliográficas consultadas [10], serão a codificação de máquinas de estados e a arquitectura pipelined, pelo que estas poderão ser combinadas entre si, ou com outras já referidas. No que respeita a máquinas de estados é dito em [13] que é possível obter uma redução de 57% no consumo de energia, com a escolha adequada da codificação de estados. É referido também que para máquinas com poucos estados (menos de oito) o tipo de codificação que leva a um menor consumo será a codificação binária, e que no caso de máquinas maiores (mais de 16 estados) a codificação one-hot apresenta melhores resultados. Ainda no mesmo artigo é mencionado que a codificação two-hot, não traz qualquer benefício, e que por vezes um tipo de codificação binária orientada para as saídas (código que dá origem a funções de saída mais simples) pode trazer vantagens face à codificação binária. Num outro artigo [12] é sugerida a decomposição de máquinas com muitos estados em máquinas mais pequenas, com baixa actividade entre elas. Por exemplo um circuito que durante grande parte do tempo se encontre apenas num pequeno número de estados, pode ser divido em dois mais pequenos. Com a aplicação desta técnica, segundo os autores deste artigo, é possível reduzir o consumo de um circuito que esteja nestas condições em cerca 46%. Quanto à arquitectura pipelined, esta além de aumentar o desempenho do circuito, e por isso permitir baixar a frequência de funcionamento de modo a baixar o consumo, também diminui as glitches e diminui a carga capacitiva aplicada ao caminho de dados. São referidos em [9] dois exemplos da utilização 15

20 desta técnica aplicada a circuitos multiplicadores. Num deles, implementado na FPGA XC3050 foi obtida uma redução de 33% no consumo. No outro caso, implementado na FPGA XC4005 a redução no consumo foi de 58%. Ainda recorrendo à arquitectura pipelined o autor de [16] conseguiu uma redução de 81% de consumo de potência através da utilização de uma arquitectura pipelined com vários andares, aplicada a um circuito multiplicador de 64 bits. Este resultado foi obtido com a FPGA Statix EP1S40F780C5 fabricada pela Altera. Em [18] é descrito como a partir da redução das glitches é reduzido o consumo de potência. O autor atingiu uma redução de 92% no consumo através da igualização dos atrasos. O autor utilizou vários tipos de circuitos tais como somadores, multiplicadores e divisores. Como se conclui destes trabalhos, e outros aqui não referenciados, não tem havido uma preocupação em comparar diferentes abordagens de diminuição do consumo de potência para cada topologia de circuito, de modo a obter informação importante para quem se dedica ao projecto de circuitos em FPGAs com requisitos de consumo e potência. Neste trabalho, este será um aspecto a ter em consideração, tendo como objectivo a identificação das melhores técnicas a utilizar para diferentes circuitos. 6 Trabalho a realizar e metodologia Este trabalho consiste na experimentação de várias técnicas de redução do consumo de potência, aplicadas a diferentes tipos de circuitos implementados em FPGA, e assim concluir quais conduzem a melhores resultados e com que custos em termos de desempenho e consumo de recursos. Para o concretizar seleccionar-se-á casos de estudo, baseados em circuitos, a obter ou criar de raiz, descritos em Verilog. Depois de devidamente validados funcionalmente, determinar-se-á uma estimativa do consumo de potência usando o Xpower. Em seguida os mesmos circuitos serão reimplementados aplicando as técnicas referidas na secção 5.1, e será novamente determinado o consumo 16

21 de potência, e qual a relação entre o novo consumo e o consumo inicial. Do mesmo modo será determinada a relação entre os desempenhos e os recursos utilizados nas duas implementações. Será desta forma possível explorar o espaço de soluções constituído pela área, desempenho e consumo de potência. Parte significativa do trabalho dependerá da capacidade de medir a potência efectivamente consumida pela FPGA, uma vez que só assim será possível observar os resultados e daí tirar conclusões. As técnicas a usar recorrerão à estimativa feita com o Xpower e à medição do valor real no circuito através de um sensor de potência. 6.1 Estimativa do consumo de potência A estimativa da potência consumida permite tirar conclusões sobre o consumo de potência de circuitos digitais, com relativa facilidade, e sem que seja necessária a implementação física dos circuitos em FPGAs. Esta metodologia é importante pois permite uma análise simples, sem implementação física dos circuitos, permitindo tirar conclusões relativamente às várias técnicas de redução do consumo de potência. A Xilinx disponibiliza com o ISE a ferramenta Xpower [22] que permite realizar estas estimativas. Esta ferramenta pode gerar estimativas para vários modelos de FPGAs daxilinx. A estimativa do consumo de potência efectuada por esta ferramenta é a soma do consumo de potência estática e dinâmica. Como potência estática é considerado o consumo de potência sem qualquer sinal de relógio, ou seja, sem actividade de comutação. Quanto à potência dinâmica aqui é considerada como o consumo devido às transições de nível. A estimativa feita pelo Xpower tem como base o resultado da etapa place&route e uma taxa de actividade definido para cada nó da rede. A taxa de actividade pode ser obtida pela ferramenta de três formas [18]: Através da introdução manual; Através de valores usados em estimativas anteriores num ficheiro xml. 17

22 Através de resultados de simulação guardados num ficheiro vcd; A primeira opção consiste na introdução manual do valor da taxa da actividade individualmente para nó do circuito através da interface gráfica do Xpower. Esta opção torna-se impraticável, para circuitos com alguma dimensão uma vez que estes podem facilmente ser compostos por milhares de nós. Além disso seria necessário conhecer as taxas de comutação de cada um dos nós, o que à partida também será impraticável. A importação das taxas de comutação a partir de um ficheiro xml, torna-se importante, pois permite guardar informações inseridas manualmente de modo a serem reutilizadas. Permite também a importação de valores de simulação resultantes de uma simulação com JHDL [18]. Por último, a utilização de informação proveniente dos resultados de simulação, consiste na importação de dados de simulação com o ModelSim relativos à actividade de comutação, através de um ficheiro VCD. Para gerar um ficheiro VCD com a informação acerca da actividade de comutação de cada um dos nós de um circuito é necessário executar uma post-rout simulation, que como o próprio nome indica apenas pode ser executada em seguida à etapa place & rout. Para ser possível obter resultados fiáveis acerca da actividade de comutação é necessário simular uma quantidade realista de possibilidades de entradas. Por outras palavras é necessário utilizar um testbench extenso o suficiente para cobrir uma parte significativa das possibilidades de entradas, pois para circuitos com alguma dimensão torna-se impraticável simular todas as combinações possíveis. A geração do ficheiro VCD é um processo demorado devido à quantidade de dados a processar. O ficheiro pode facilmente atingir um tamanho de várias centenas de MBytes. 6.2 Medida do consumo de potência O referido método de estimativa permite apenas obter resultados com um grau de fiabilidade reduzido, uma vez que à partida não será possível reproduzir um padrão real de combinações de entrada, nem será possível conhecer com pre- 18

23 cisão quais os valores das capacidades associadas a cada nó interno do circuito. O autor de [8] refere que o erro das estimativas do consumo de potência podem atingir os 16,2%. Assim, será desejável um método mais rigoroso, consistindo na medida real da potência consumida pelo circuito após a implementação na FPGA. A solução será implementar o circuito e medir o consumo de potência em funcionamento. Será usada uma placa de prototipagem equipada com uma FPGA, de modo a evitar o projecto e construção da respectiva carta de circuito impresso. O modelo da FPGA irá depender das características do circuito. As placas de prototipagem disponíveis no mercado possuem vários outros recursos de hardware disponíveis como periféricos da FPGA, que apesar de não serem alvo de estudo também contribuíram para o consumo global do circuito. Para determinar o consumo extra FPGA bastará medir o consumo de potência com a FPGA desprogramada. A medição da potência será feita recorrendo a um sensor de potência disponível na forma de um circuito integrado. De entre os vários disponíveis no mercado destaca-se o MAX4210 [14] fabricado pela MAXIM Dallas, que possui uma saída analógica proporcional à potência consumida. A figuras 2 representa a arquitectura interna do circuitos MAX4210. P = V DD I (5) O consumo de potência de um circuito pode facilmente ser obtido através da equação 5, em que V dd representa a tensão de alimentação e I representa a corrente consumida pelo circuito. O circuito referido utiliza esta relação, a tensão na saída é proporcional ao produto entre duas tensões. Uma delas proporcional à tensão de alimentação e outra proporcional à corrente que percorre o circuito, dada pela queda de tensão na resistência sensora de corrente (R sense na figura 4 ). Esta relação é mostrada com mais detalhe na equação 6 sendo a relação entre a potência consumida e o valor da tensão na saída dada pela equação 7, em que V Rsense representa a queda de tensão na resistência sensora de corrente, 19

24 Figura 4: Circuito integrado MAX4210 R sense representa o valor da resistência de sensação de corrente e valor medido representa a tensão na saída do circuito. V alor medido = 1 25 V DD V Rsense (6) P = valor medido 25 R sense (7) Assim é possível medir o consumo de potência real de um circuito, bastando para isso intercalar uma resistência sensora de corrente no circuito que alimenta a placa, por exemplo à saída do circuito regulador de tensão. É desejável que o valor da resistência seja tão baixo quanto possível de modo a minimizar as influências no circuito. 6.3 Resultados de ensaios realizados com o Xpower Para testar o funcionamento do Xpower foram implementados alguns circuitos, aos quais foi feita a estimativa do consumo de potência. Foi utilizado um circuito que implementa um somador aritmético de 32 bits. 20

25 A descrição deste somador foi feita de forma simples, sem qualquer preocupação quanto ao consumo de potência. Foram feitas duas estimativas do consumo utilizando dois ficheiros VCD diferentes. Ambos os ficheiros foram gerados a partir dos mesmos vectores de entrada. Para a primeira estimativa os vectores foram aplicados com uma cadência de 10ns, no segundo caso a cadência subiu para 100ns, o que corresponde a uma frequência de relógio respectivamente de 100MHz e 10MHz. A FPGA utilizada foi a Spartan3 XC200 da Xilinx. Nas figuras 5 e 6 são apresentados os resultados obtidos pelas estimativas. Figura 5: Estimativa do consumo de um somador de 32 bits a 100MHZ. No relatório apresentado pelo Xpower é feita a distinção entre o consumo de potência estática e o consumo de potência dinâmica. É ainda apresentado um resultado parcial para cada nível de tensão. Outro aspecto importante é a possibilidade de estimar a duração de uma bateria através da sua capacidade. Este é um ponto importante uma vez que um dos objectivos da redução do consumo de potência é o aumento da autonomia dos equipamentos portáteis. Ainda quanto aos resultados das figuras 5 e 6 verifica-se a diferença do consumo das duas estimativas, pelo que se pode comprovar o efeito do valor da 21

26 Figura 6: Estimativa do consumo de um somador de 32 bits a 10MHZ. Codificação Potência Potência Potência Portas Usada Estática Dinâmica Total Lógicas eq. Binário 397,08mW 46,88mW 443,96mW One-Hot 397,07mW 44,85mW 442,92mW Gray 397,03mW 45,44mW 442,47mW Tabela 1: Resultados das estimativas do consumo de potência e dos recursos utilizados. frequência de funcionamento de um circuito no consumo de potência. Foi também estimado o consumo de potência de um circuito usado para encriptação de dados que utiliza o algoritmo md4 [17]. A implementação deste circuito assenta numa máquina de estados, com 55 estados. Foi implementado numa FPGA Virtex5 XC5VLX50T, utilizando codificações de estados diferentes. Os resultados das estimativas do consumo de potência e dos recursos utilizados por cada uma das implementações estão descritos na tabela 1. Como codificação foi utilizada a codificação binária, o código one-hot, e por último o código de Gray. Verifica-se uma diminuição do consumo de potência dinâmica de cerca de 22

27 15% no caso da utilização do código de Gray e de 16% com a utilização do código one-hot, face à codificação binária. No entanto, verifica-se um aumento do consumo de potência estática, devido ao aumento do número de portas lógicas utilizadas, pelo que no final apenas se obtiveram diminuições do consumo de potência de 0,24% e 0,14% no caso da utilização do código one-hot e do código Gray respectivamente. No que toca ao consumo de recursos, verifica-se como seria de esperar um ligeiro aumento. Este foi de 1,54% no caso da utilização da codificação one-hot e de 1,02% no caso da utilização da codificação de Gray. 23

28 Referências [1] IEEE Standard 1364, [2] Low power design guide, [3] IEEE Standard 1364, [4] IEEE Standard 1364, [5] José Carlos Alves. Projecto de sistemas digitais, 2006/2007. [6] Ian Brynjolfson and Zeljko Zilic. Dynamic clock management for low power applications in FPGAs. [7] Anantha P. Chandrakasan and Robert W. Brodersen. Minimizing power consumption in digital cmos circuits. 83(4), APRIL [8] Yiping Fan Deming Chen, Jason Cong. Low-power high-level synthesis for FPGA architectures. [9] Sergio López-buedo Eduardo Boemo, Guillermo González de Rivera and Juan M. Meneses. Some notes on power management on FPGA-based sytems. [10] Eduardo Boemo Gustavo Sutter. Experiments in low power FPGA design [11] Eduardo Boemo Gustavo Sutter, Elias Todorovich. Design of power aware FPGA-based systems. [12] S. Lopez-Buedo Eduardo Boemo Gustavo Sutter, Elias Todorovich. Fsm decomposition for low power in FPGA. [13] S. Lopez-Buedo Eduardo Boemo Gustavo Sutter, Elias Todorovich. Lowpower fsms in FPGA: Encoding alternatives. [14] MAXIM Dallas Semiconductor. Datasheet MAX4210/MAX4211,

29 [15] MentorGraphics. ModelSim R Reference Manual, [16] The Impact of Pipelining on Energy per Operation in Field-Programmable Gate Arrays. Steven j.e. wilton1, su-shin ang2 and wayne luk2. [17] R. Rivest. The md4 message-digest algorithm, [18] Nathaniel H. Rollins. Reducing power in FPGA designs through glitch reduction. Master s thesis, Brigham Young University, [19] Rahul M. Badghare R. M. Patrikar Sanjiv Kumar Mangal, Raghavendra B. Deshmukh. FPGA implementation of low power parallel multiplier. [20] Su-Shin Ang Steven J.E. Wilton and Wayne Luk. The impact of pipelining on energy per operation in field-programmable gate arrays. [21] Xilinx. Development System Reference Guide. [22] Xilinx. Xpower Tutorial: FPGA Design,