Cap 7 Revisão Teoremas Booleanos Teoremas de De Morgan Portas Lógicas Flip-Flop Mapa de Karnaugh Simbologias Representação Binária Tabela Verdade
Cap 7 Revisão Teoremas Booleanos Teoremas de De Morgan
Cap 7 Revisão Portas Lógicas
Cap 7 Revisão Portas Lógicas Tabela verdade
Cap 7 Revisão Mapa de Karnaugh é um diagrama utilizado na minimização de funções booleanas. Chamamos a esse diagrama um mapa visto este ser um mapeamento biunívoco a partir de uma tabela verdade
Cap 7 Revisão
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Cap 7 Revisão Simbologias Pino: Entrada / Saída Sinal: Ativo Alto / Ativo Baixo Nomes do sinais Borda de transição: Subida / Descida Barramento de sinais
Cap 7 Revisão Simbologias Representação de fontes: VCC / GND
Representação Binária Cap 7 Revisão
Representação Binária Cap 7 Revisão
Contador Registrador Síncrono Assíncrono Contagem crescente/decrescente Cap 7 Introdução
7.1) Contadores Assíncronos
7.1) Contadores Assíncronos Contador assíncrono = Contador ondulante
7.1) Contadores Assíncronos Divisão de Frequência MÓDULO = 2 N, onde N é o número de FFs Em qualquer contador, o sinal de último FF(MSB) tem uma frequência igual à frequência do clock de entrada dividida pelo módulo do contador
7.1) Contadores Assíncronos Exemplo: Como gerar a base de tempo para um Relógio Digital?
7.1) Atraso de propagação em contadores Assíncronos Cada FF é disparado pela transição de saída do FF anterior. t pd = tempo de atraso de propagação (time propagation delay)
7.1) Atraso de propagação em contadores Assíncronos Para uma operação adequada é preciso que T clk N.t pd, onde N é o número de FF A frequência máxima será f max = 1 N. t. pd Exemplo: Qual f max para um Contador Assíncrono de 4 Bits com FF JK 74LS112? t plh = 16ns e t phl = 24ns
7.3) Contadores Síncronos (Paralelos) Em um contador síncrono os FFs são disparados simultaneamente pelos pulsos de clock de entrada. É necessário o uso de alguma lógica para que em uma determinada borda de descida do clock, apenas aqueles FFs que devem comutar tenham J=K=1
7.3) Contadores Síncronos Cada FF deve ter suas entradas J e K em nível ALTO apenas quando as saídas de todos os FFs de mais baixa ordem estiverem no estado ALTO. Atraso total = t pd DO FF + t pd DA AND Bem menor do que de um contador assíncrono e não depende do número de FFs.
7.3) Contadores Síncronos Exemplo: Projetar um contador síncrono módulo 8, com FF JK. Desenhar o diagrama de temporização
7.3) Contadores Síncronos Exemplo: 1) Projetar um contador síncrono módulo 8, com FF JK. 2) Desenhar o diagrama de temporização
7.4) Contadores de módulo < 2 N O contador está limitado a contar até o valor máximo de 2 N Queremos contar até um valor menor do que 2 N Usaremos uma porta NAND com as entradas ligadas nos FFs e a saída nas entradas ASSINCRONAS de clear.
7.4) Contadores de módulo < 2 N N=3 Contador módulo 6 Glitch (Spike) Os padrões errôneos de contagem, geralmente de duração muito pequena
7.4) Contadores de módulo < 2 N DIAGRAMA DE TRANSIÇÃO DE ESTADOS
7.4) Contadores de módulo < 2 N Exemplo: Contador decádico Contador BCD (conta de 0000 até 1001) Precisamos de 4 FF; 2 4 =16 Ligação da porta NAND: 10 => 1010
7.4) Contadores de módulo < 2 N Exemplo: Contador Módulo 60 Precisamos de 6 FF; 2 6 =64 Ligação da porta NAND: 60 => 111100
7.5) Contadores síncronos Decrescentes Podemos projetar um contador decrescente síncrono usando as saídas invertidas de cada FF para controlar as entradas J e K dos FF de ordem mais alta.
7.5) Contadores síncronos Decrescentes Podemos usar um circuito lógico para selecionar sinais Multiplexador de duas entradas (Cap 9) Up/~Down Saída 1 A 0 Ã
7.5) Contadores Crescente/Decrescente Módulo 8
7.5) Contadores Crescente/Decrescente Problema: Caso o sinal Up/~Down comutar na borda de descida não podemos prover o comportamento do contador. Podemos usar o seguinte circuito para evitar este problema
7.6) Contadores com carga paralela Carga assíncrona de um FF JK com ~PRE e ~CLR 1) Aplique o valor desejado em P 2) Aplique um pulso em carga 3) Independente do CLK o valor é carregado
7.6) Contadores com carga paralela Carga Síncrona x Carga Assíncrona É determinada se a carga ocorre dependente ou não do clk Carga Assíncrona 74ALS190 74ALS191 74ALS192 74ALS193 Carga Síncrona 74ALS160 74ALS161 74ALS162 74ALS163
Circuitos integrados de contadores
7.6) Circuitos integrados de contadores Síncronos 74ALS160 Contador Síncrono de 4 bits modulo 10
7.6) Circuitos integrados de contadores Síncronos ENT/ENP Controla a contagem (enable) ~LOAD Realiza a carga síncrona D C B A Valor para carga (D = MSB) QD QC QB QA Valor de contagen RCO indica o último estado de contagem, depende de ENT
7.6) Circuitos integrados de contadores Síncronos 74ALS190 Contador Síncrono de 4 bits modulo 10
7.6) Circuitos integrados de contadores Síncronos ~CTEN Habilitação de Contagem D/~U Sentido de contagem MAX/MIN Saída que decodifica o estado terminas do contador ~RCO Saída que decodifica o estado terminas do contador, mas depende de ~CTEN e segue o CLK em nível baixo
7.6) Circuitos integrados de contadores Síncronos Exemplo: Contador de múltiplos estágios Módulo 256, 0000 0000 até 1111 1111 (0 até 255) A saída RCO do estágio 1 deve ser conectada à entrada do estágio 2