UNIVERSIDADE SÃO FRANCISCO CURSO DE ENGENHARIA ELÉTRICA CIRCUITO INTEGRADO: AMPLIFICADOR OPERACIONAL. Área de Microeletrônica. por

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1 UNIVERSIDADE SÃO FRANCISCO CURSO DE ENGENHARIA ELÉTRICA CIRCUITO INTEGRADO: AMPLIFICADOR OPERACIONAL Área de Microeletrônica por Afrânio Magno Júnior William César Mariano, Mestre Orientador Campinas (SP), dezembro de

2 UNIVERSIDADE SÃO FRANCISCO CURSO DE ENGENHARIA ELÉTRICA CIRCUITO INTEGRADO: AMPLIFICADOR OPERACIONAL Área de Microeletrônica por Afrânio Magno Júnior Relatório apresentado à Banca Examinadora do Trabalho de Conclusão do Curso de Engenharia Elétrica para análise e aprovação. Orientador: William César Mariano, Mestre Campinas (SP), dezembro de

3 SUMÁRIO LISTA DE ABREVIATURAS... V LISTA DE FIGURAS... VI LISTA DE EQUAÇÕES... VII RESUMO... VIII ABSTRACT... IX 1. INTRODUÇÃO OBJETIVOS METODOLOGIA ESPECIFICAÇÃO DO CI: PARTICIONAMENTO E PLANEJAMENTO: DESENVOLVIMENTO E LAYOUT: MODELAMENTO COMPORTAMENTAL: IDENTIFICAÇÃO DAS INTERFACES E DESCRIÇÃO DOS PINOS DE ENTRADA E SAÍDA: INTERDEPENDÊNCIA DOS BLOCOS: SIMULAÇÃO E ANÁLISE: ANÁLISE DE VARIAÇÃO DE PROCESSO: LAYOUT DOS BLOCOS: VERIFICAÇÃO DOS BLOCOS (DRC, LVS. LPE): MONTAGEM DO CI: REVISÃO GERAL: VERIFICAÇÃO DE DRC, LVS, LPE MARCAS DE ALINHAMENTO: TESTE DE PROTÓTIPO: TESTE DE PROTÓTIPO PELO CLIENTE: QUALIFICAÇÃO: PRODUÇÃO DO CI:... 8 ESTRUTURA DO TRABALHO EVOLUÇÃO DA MICROELETRÔNICA O TRANSISTOR MOS REGIÕES DE OPERAÇÃO RELAÇÕES DE CORRENTE TENSÃO DO TRANSISTOR MOS TIPOS DE MOSFETS O AMPLIFICADOR OPERACIONAL A POLARIZAÇÃO DO CIRCUITO CIRCUITO DE PROTEÇÃO CONTRA CURTO CIRCUITO O ESTÁGIO DE ENTRADA O SEGUNDO ESTÁGIO O ESTÁGIO DE SAÍDA AMP OPS CMOS iii

4 5. PROJETO DE UM AMPLIFICADOR OPERACIONAL PROJETO DE UM OTA SIMPLES A MARGEM DE FASE E PRODUTO GANHO-LARGURA DE BANDA PLANO DE PROJETO DO OTA SIMPLES OTIMIZAÇÃO PARA O MÁXIMO GBW O AMPLIFICADOR DE TRANSCONDUTÂNCIA CMOS DE DOIS ESTÁGIOS O GANHO DO OTA DE DOIS ESTÁGIOS O PRODUTO BANDA LARGURA DE BANDA E MARGEM DE FASE OS PÓLOS E ZEROS SEM A CAPACITÂNCIA DE COMPENSAÇÃO OS PÓLOS E ZEROS COM A CAPACITÂNCIA DE COMPENSAÇÃO PLANO DE PROJETO DO OTA DE DOIS ESTÁGIOS DETERMINAÇÃO DE (W/L) 1 E I CONSIDERAÇÕES DE LAYOUT DO AMPLIFICADOR OPERACIONAL EFEITOS DA GEOMETRIA EFEITOS TÉRMICOS LAYOUT DE TRANSISTORES MOS DE CENTRO-COMUM CONSIDERAÇÕES FINAIS REFERÊNCIAS BIBLIOGRÁFICAS APÊNDICE A PROCESSO DE FABRICAÇÃO DO CI A.1. PROCESSO DE FABRICAÇÃO CIRCUITO INTEGRADO A.1.1 ETAPAS DE FABRICAÇÃO BICMOS A.1.2 INÍCIO A.1.3 CRESCIMENTO EPITAXIAL A.1.4 CRIAÇÃO DE POÇO N A.1.5 DEFINIÇÃO DA ÁREA ATIVA A.1.6 FORMAÇÃO DO ÓXIDO DE CAMPO A.1.7 FORMAÇÃO DO ÓXIDO DE PORTA A.1.8 DEPOSIÇÃO DO SILÍCIO A.1.9 FORMAÇÃO DO TRANSISTOR CANAL P A.1.10 FORMAÇÃO DO TRANSISTOR CANAL N A.1.11 RECOZIMENTO A.1.12 ISOLAÇÃO E ABERTURA DOS CONTATOS A.1.13 DEPOSIÇÃO DE METAL A.1.14 ISOLAÇÃO E ABERTURAS DE VIAS A.1.15 DEPOSIÇÃO DE METAL A.1.16 PASSIVAÇÃO iv

5 LISTA DE ABREVIATURAS AC BiCMOS CDS CI CIF CMOS DC DFMEA DRC FET GBW GDS-II JFET LPE LVS MOS MOSFET NMOS OPAMP OTA PMOS RTL TCC USF VHDL Alternating Current Bipolar and complementary Metal-oxide-semiconductor Cadence Design System Circuito Integrado Configuration Information File Complementary Metal-Oxide-Semiconductor Direct Current Design Failure Models and Effects Analysis Design Rule Check Field Effect Transistor Produto Ganho-largura de Banda Graphic Data System Junction Field Effect Transistor Layout Parameter Extraction Layout versus Schematic Metal-Oxide-Semiconductor Metal-Oxide Semiconductor Field-Effect Transistor N-channel Metal-Oxide-Semiconductor Operational Amplifier Amplificador de Transcondutância P-channel Metal-Oxide-Semiconductor Raster Transfer Language Trabalho de Conclusão de Curso Universidade São Francisco VHSIC Hardware Description Language v

6 LISTA DE FIGURAS Figura 1. Fluxograma detalhado do fluxo de projeto de um circuito integrado analógico... 2 Figura 2. Fluxograma detalhado do fluxo de projeto de um bloco analógico... 4 Figura 3. Fotografia do primeiro transistor bipolar de contato descoberto em dezembro de Figura 4. Fotografia do primeiro circuito integrado desenvolvido por J. Kilby, em Figura 5. Fotografia do primeiro circuito integrado fabricado por processo planar na Fairchild Figura 6. Desenho esquemático do transistor MOSFET como apresentado por Lilienfeld Figura 7. Desenho esquemático da estrutura moderna do transistor MOSFET em perspectiva, corte em secção transversal e o símbolo do transistor nmos Figura 8. Curvas características de transistor nmos, com indicação das regiões de operação Figura 9. Desenho esquemático de transistor nmos polarizado na região linear de operação Figura 10. Estrutura, curvas características e símbolo dos quatro tipos de MOSFETs: (a) nmos de enriquecimento,( b) nmos de depleção, (c) pmos de enriquecimento, (d) pmos de depleção Figura 11. O circuito do amp op Figura 12. Configuração de dois estágios do amp op CMOS Figura 13. (a) Configuração de um OTA simples. (b) Símbolo do OTA Figura 14. GBW x (W/L), para variável I B (µa) e C L =5pf (C n4 =4pF ; C n5 =3pF) Figura 15. GBW x (W/L), para variável I B (µa) e C L =5pF (C n0 =0,5pF;K 1 =K 4 =0,1p F ) Figura 16. OTA CMOS com dois estágios: V DD = 2,5V; I B =2,5µA; B= Figura 17. Modelo para o cálculo do ganho do OTA Figura 18. Diagrama de Bode do OTA com dois estágios C c =0pF e C c =1pF Figura 19. Corrente de Saída versus a Área, onde I 5 = I 6 (µa) Figura 20. Par diferencial interdigitado Figura 21. Par diferencial cross-coupled Figura 22. Camada epitaxial tipo p Figura 23. Poço de um transistor Figura 24. Layout poço de um transistor Figura 25. Definição da área ativa Figura 26. Layout definição da área ativa Figura 27. Formação de óxido de campo Figura 28. Formação de óxido de porta Figura 29. Deposição de polisilício Figura 30. Layout deposição de polisilício Figura 31. Formação do transistor canal p Figura 32. Layout formação do transistor canal p Figura 33. Formação do transistor canal n Figura 34. Layout formação do transistor canal n Figura 35. Recozimento Figura 36. Óxido de isolação e abertura de contatos Figura 37. Layout isolação e abertura de contatos Figura 38. Deposição de metal Figura 39. Layout deposição de metal Figura 40. Óxido de isolação e abertura de vias Figura 41. Layout deposição de metal Figura 42. Layout final com revestimento protetor vi

7 LISTA DE EQUAÇÕES Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação Equação vii

8 RESUMO MAGNO, Afrânio Júnior. Circuito Integrado: Amplificador Operacional. Campinas, Trabalho de Conclusão de Curso, Universidade São Francisco, Campinas, Este projeto envolve a microeletrônica analógica, bem como o fluxo de projeto de um circuito integrado desde o desenvolvimento teórico do circuito até a possível qualificação do chip. Todo o desenvolvimento teórico, análises das funções de cada bloco, equacionamento e considerações de layout para ser construído um amplificador operacional com qualquer tipo de especificação, sem levar em conta as variáveis do processo semicondutor. Palavras-chave: microeletrônica, amplificador operacional, semicondutores. viii

9 ABSTRACT This design involves the analog microelectronic, the design flow of the integrated circuit since the development of the circuit to the possible chip qualification. All development, analysis of the block functions, equations and layout considerations for be building an operational amplifier with any type of specification, without the variables of the semiconductor process. Keywords: microelectronic, operational amplifier, semiconductor. ix

10 1. INTRODUÇÃO Este projeto envolve a microeletrônica analógica, bem como o fluxo de projeto de um circuito integrado desde o desenvolvimento teórico do circuito até a possível fabricação e validação do chip. O tema surgiu com a curiosidade e o interesse em circuitos integrados, de compreender a integração dos dispositivos eletrônicos em uma única pastilha de silício. Para atender essa proposta surgiu a idéia de desenvolver um Amplificador Operacional. Os amplificadores operacionais CMOS são blocos fundamentais na implementação de conversores analógicos-digitais, filtros capacitivos chaveados, filtros contínuos, tensão de referência, etc. As especificações de um opamp direcionado ao mercado estão intimamente relacionadas com as necessidades da área em que o produto será aplicado. Para garantir uma alta qualidade do produto, o amplificador terá que seguir algumas especificações pré-estabelecidas como, por exemplo, os parâmetros de baixa distorção e ruído, alta velocidade e um alto ganho OBJETIVOS Objetivo Geral Pré-amplificação de sinal com baixa distorção e ruído com tempo de resposta alto Objetivos Específicos Aprendizagem de projetos em microeletrônica, simulação, verificação, layout e o processo de fabricação de circuitos integrados. 1

11 1.2. METODOLOGIA A Figura 1 resume em um fluxograma a metodologia de projeto de um circuito integrado analógico, desde o seu desenvolvimento até a produção. Figura 1. Fluxograma detalhado do fluxo de projeto de um circuito integrado analógico. 2

12 Especificação do CI: Esse estágio é normalmente feito em colaboração com o cliente ou com o departamento de marketing da empresa. Toda a caracterização do circuito integrado precisa ser feita nesse ponto, que irá determinar a integridade dos passos seguintes Particionamento e Planejamento: Baseado na especificação do cliente previamente feita, o CI é particionado seguindo algumas regras básicas: O CI é dividido em blocos funcionais menores, os quais podem ser subdivididos se necessário. Nesse processo de segmentação, os engenheiros projetistas devem ter em mente que podem existir blocos prontos que podem ser reutilizados. Além disso, dependendo da aplicação, o particionamento deve ser feito respeitando os domínios de software e hardware, contando, para isso, os fatores de custo e desempenho. Cada bloco tem então suas interfaces e pinos definidos, quais serão de entrada e quais serão de saída. Nesse ponto geralmente se adianta alguma especificação elétrica do CI. É feito um cálculo estimado para determinar o tempo necessário para cada bloco, que deve ser sempre o menor possível devido às características de transição do mercado consumidor, que cada vez exige produtos de ponta que estejam sempre inovando o mercado. Então se define a área do silício usada para fazer o CI e quais blocos que poderão alterar o funcionamento correto do circuito, por exemplo, o bloco de RF deve ficar longe do bloco de potência. Define-se a estratégia preliminar de testes. Isso inclui, no caso de projetos digitais de um Boundary Scan, da confecção de um circuito especial de teste junto com o CI, ou seja, um circuito adjacente que irá testar a funcionalidade parcial do circuito projetado. Uma nova técnica está sendo atualmente usada, chamada de matriz de busca (Traceability Matrix), que é um instrumento que garante a testabilidade do projeto e que esse teste chegue a todos os transistores do bloco. Nada mais é do que uma lista compilada de todas as especificações, simulações e procedimento de teste que garante a correspondência total entre as especificações e o circuito. Essa parte da documentação também prevê lugares para colocação de cada parâmetro final, ajudando fortemente na posterior elaboração do data-sheet. O DFMEA (Design Failure Models and Effects Analysis), por sua vez, enumera todas as falhas dos componentes do sistema e determina o local relacionado com o problema, sendo mais usado em circuitos digitais. Os circuitos analógicos dificilmente usam blocos padrões, como são as portas lógicas para blocos digitais, então é muito difícil se beneficiar desta técnica. Os resultados são usados para identificar e eliminar falhas que causariam conseqüências indesejáveis e graves, como por exemplo a perda de um função de um núcleo de micro controlador. Se uma parte do CI não conseguir ser coberta pela estratégia de testes, esta estratégia é abandonada e outra será usada. Testabilidade de circuitos digitais não é algo trivial quando desejasse testar dezenas de milhares de transistores e muitas vezes esse critério determina mudanças do próprio projeto e não apenas em procedimentos de testes. Nesse ponto é feito um esquema do topo do CI, ou uma descrição VHDL desse bloco, que acompanha as informações essenciais para cada um dos blocos principais. Isso ajuda muito quando o desenvolvimento é em grupo e todos precisam ter conhecimento do andamento do projeto. Note que essa descrição inclui apenas a interface de cada bloco e a interconexão de cada bloco, o bloco em si será ainda projetado. Essa estimativa de blocos serve ainda para o primeiro planejamento de topo, ou floorplanning, bem como ajuda a se ter uma melhor idéia do tempo de atraso que será usado na síntese do hardware a partir do código VHDL de cada bloco. 3

13 Desenvolvimento e Layout: Neste passo que é gerado o código fonte do circuito digital que posteriormente irá ser sintetizado para obter o layout. Será abordado todo o fluxo de projeto das partes analógicas e digitais do Circuito Integrado e toda a concepção do layout dos mesmos. A Figura 2 resume em um fluxograma a metodologia de um bloco analógico, desde a definição da topologia até o layout finalizado. Figura 2. Fluxograma detalhado do fluxo de projeto de um bloco analógico. 4

14 Modelamento Comportamental: Dependendo da complexidade do circuito, um modelamento em alto nível é necessário para um melhor entendimento do que se espera da parte analógica do chip. Esse modelo é útil principalmente para determinar os diversos modos de se construir um CI analógico, suas diversas arquiteturas e processos. Serve também como uma contraprova sobre o conceito de CI e ajuda na elaboração do testbench (esquema específico de testes) para os blocos do CI. O uso de linguagens de descrição de hardware está ainda começando nessa área devido à complexidade de se definir não só o circuito, mas tamanhos de trilhas, necessidades específicas de matching (casamento entre componentes), etc Identificação das Interfaces e Descrição dos pinos de entrada e saída: Identificar e descrever as interfaces do CI, tanto na parte analógica quanto a digital. A especificação de interface deve conter os seguintes itens: Entradas e saídas dos blocos (definição elétrica, temporização, etc.); Pinos de entrada (definição elétrica, temporização, etc.); Pinos de saída (definição elétrica, temporização, proteções, componentes externos, etc.); Tensões de corrente de alimentação. 1. Descrição Detalhada dos Blocos: Antes de iniciar o esquema elétrico, o projetista deve ter em mãos ainda uma descrição detalhada dos blocos para que ele possa aperfeiçoar o circuito da melhor forma possível. Descrição; Diagrama em Blocos; Após terminar o projeto do bloco, o projetista deve ter em mãos ainda uma descrição detalhada dos blocos, para que ele possa aperfeiçoar ainda mais o circuito da melhor forma possível. Descrição do Funcionamento do Circuito; Soluções adotadas (topologia, teoria, referência bibliográfica) Interdependência dos Blocos: É preciso também que haja uma sintonia da equipe de projeto em relação à dependência de blocos. As especificações de dependência devem ser identificadas de modo a facilitar o projeto de vários blocos em paralelo. É tarefa do líder de projeto realizar reuniões periódicas para conferir e modificar o andamento do projeto, bem como manter as informações atualizadas para cada projetista e para cada layoutistas, pois estes é que vão realizar todo o posicionamento e roteamento dos blocos, de acordo com as especificações do projeto como um todo. 2. Esquema Elétrico: Tão logo o circuito seja definido, inicia-se o esquema elétrico do mesmo, utilizando o CADence. Desenhar o esquema consiste de posicionar diversos componentes a partir de uma biblioteca padrão de símbolos, e fazer manualmente sua interconexão. Junto com esse processo temos simulações, onde se obtém valores de corrente, tensão, etc. A partir dessas informações o projetista gera especificações bem precisas sobre a largura de cada trilha, tamanho de cada transistor, etc. Essa informação é colocada de maneira textual em arquivos 5

15 CIF (Configuration Information File) associado a cada componente. Dessa forma o esquema elétrico carrega muito mais informação do que normalmente tem e essas informações são usadas tanto para o layout quanto para a simulação Simulação e Análise: A simulação e a análise dependem muito do tipo de circuito sendo projetado, mas de modo genérico temos os seguintes itens: Ponto de polarização e operação; Dependência do ponto de operação com variação de temperatura e alimentação (análise DC) faz-se também a análise de transiente considerando a variação mais rápida e mais lenta da alimentação, dentro dos parâmetros especificados de cada projeto; Análise de transiente É usada para simular todas as funções dos blocos e parâmetros de especificação de cada projeto; Análise AC Linear. Executar uma análise AC para determinar a resposta em freqüência do circuito, verificando distorção de fase e redução do ganho. Comparar sempre com valores esperados ou contidos na especificação; Testar o bloco simulando ruído e condições adversas de operação (ripple de alimentação, ruído na entrada, fuga de corrente, saída em aberto, entre outros). As ferramentas de simulação e projeto analógico provêm recursos avançados para esse fim, geralmente integrados Análise de Variação de Processo: Devem ser feitos ensaios, após o circuito estar funcionando num caso típico para verificar as condições de contorno do processo. Faz-se o ensaio de pior caso. Primeiro em caso de falha, o circuito deve ser reprojetado. Cabe ao projetista do chip identificar qual é a falha e quais os casos relevantes, gerar os arquivos necessários e executar a simulação. Os parâmetros para análise de pior caso são: Parâmetros de processo (transistores, resistores, capacitores, etc...); Tensão de alimentação; Temperatura de operação; Casamento de componentes (matching); Componentes externos (não se deve notar variação significativa no funcionamento do chip se os componentes externos variarem dentro de uma faixa preestabelecida) Layout dos Blocos: O projetista precisa deixar claro qualquer necessidade especial para o layoutista. Exemplos dessas necessidades incluem; distâncias mínimas entre dispositivos, shielding, ring, guard-ring (anel-de-guarda). A pessoa especializada em layout deve tentar alocar todos os componentes na área determinada pelo projetista e se possível ainda menor, pois ganhará espaço no chip como um todo, e este deve estar em sintonia com o grupo para rever partes do projeto se necessário Verificação dos Blocos (DRC, LVS. LPE): Os blocos são checados pelos layoutistas para ver se estão de acordo com as regras de projeto DRC (Design Rule Check), como tamanho máximo recomendado, distância mínima, sobreposições. Todas as violações devem ser corrigidas. 6

16 É extraída uma netlist a partir do layout final (Extract) e é comparada com o esquema elétrico para evitar possíveis erros de conexões. Essa verificação é conhecida como LVS (layout versus schematic). Novamente todas as diferenças devem ser corrigidas. Os parâmetros dos dispositivos individuais colocados no layout devem ser comparados com as informações do CIF, garantindo que os componentes colocados possuam a mesma característica dada pelo projetista. Esse processo é conhecido como LPE (Layout Parameter Extraction). Algumas configurações são inspecionadas individualmente para evitar o fenômeno de latch-up, quando devido ao parasitismo ou erro de layout temos uma junção PNPN, que caracteriza um SCR Montagem do CI: Montar o chip, cuja responsabilidade é do layoutista, consiste em colocar todos os blocos de hardware confeccionados no nível mais alto de hierarquia de layout, como planejamento de topo anterior. Os blocos digitais podem ser roteados (interligados) automaticamente nos lugares determinados enquanto que os blocos analógicos devem ser feitos manualmente e cuidadosamente em separado. Depois devem ser copiados para o nível superior e conectados ao resto do CI Revisão Geral: Esse é um ponto fundamental do processo de projeto, e consiste em fazer uma conferência do CI pronto. Reúnem os projetistas de todas as partes, tanto digital, quanto analógico e todos os layoutistas que participaram do projeto para que se tenha um conhecimento mais completo do chip, não só do bloco ao qual o projetista e o layoutista fizeram parte. Qualquer mudança que seja feita nessa parte precisa passar por todas as rotinas de verificação (DLE, LVS, DRC) e então submetida a uma nova revisão. Esse processo evita erros que podem passar despercebidos no dia a dia do desenvolvimento do CI Verificação de DRC, LVS, LPE Com todos os blocos posicionados e ligados são efetuadas todas as mudanças pendentes e são refeitas todas as checagens por blocos, já explicadas anteriormente. Inicialmente a checagem é feita só no nível mais alto para garantir a integridade das interconexões dos blocos, e então esta verificação é feita em todos os níveis de hierarquias de layout comparando com todos os esquemáticos e modelos RTL Marcas de Alinhamento: Quando o layout está terminado, são colocadas as marcas de alinhamento entre as máscaras, logotipos, versão do circuito e outras informações relevantes. Finalmente é gerado o chamado tape out do circuito, uma imensa base de dados no formato GDS-II que contém todos os polígonos necessários para fazer as máscaras de fabricação do circuito. Então esse arquivo é enviado para fabricação de um protótipo de testes Teste de Protótipo: Um programa de testes que inclui todas as especificações de caracterização e comportamentos é preparado enquanto o protótipo é feito. Testes preliminares são enviados diretamente para a fábrica que analisa superficialmente o CI, que quando aprovado dá origem a uma série piloto de chips que são enviados para o local de projeto para teste. 7

17 Geralmente é feito um número de CI s no qual possa fazer uma análise estatística com segurança. Todos eles são extensivamente testados e se necessário são efetuadas alterações no datasheet do circuito Teste de Protótipo pelo Cliente: O cliente recebe um lote de CI s para que sejam testados em seu ambiente de produção e confirmar seu funcionamento Qualificação: Estando aprovado nos testes realizados pela equipe de projeto e nos teste desenvolvidos pelo cliente, o CI é dado como pronto e comercialmente disponível Produção do CI: O CI entra em produção maciça, ou seja, além do circuito também são produzidos application notes, data-sheets e informações de projeto são disponibilizadas. ESTRUTURA DO TRABALHO Esta dissertação tem como objetivo na aprendizagem em projetos de microeletrônica e para melhor didática ela foi separada em seis capítulos. O primeiro capítulo trata sobre a metodologia de projeto, mostrando em fluxogramas quais são as etapas do início do projeto até uma conclusão, está focado no fluxo analógico pois este é o enfoque do TCC. No segundo capítulo a evolução da microeletrônica no cenário mundial é tratada, mostra uma linha do tempo de como foi o avanço tecnológico da microeletrônica até os dias de hoje. O terceiro capítulo trata do transistor MOS e suas particularidades como, por exemplo, regiões de operação, relações de corrente-tensão e os tipos de transistores MOS. No quarto capítulo o amplificador operacional 741 é detalhado. O amplificador é subdividido em blocos e suas respectivas funções. O quinto capítulo trata sobre o projeto de um amplificador operacional, iniciando do entendimento do OTA e seu plano de projeto. Logo após o projeto do OTA de dois estágios é mostrado juntamente com seu plano de projeto. E por final é feito um estudo do layout do amplificador operacional e seus impactos no desenvolvimento do projeto. Finalmente, no capítulo sexto as considerações finais a cerca de todo o trabalho executado e nas ultimas páginas da dissertação trata de um apêndice relatando o processo de fabricação de um circuito integrado. 8

18 2. EVOLUÇÃO DA MICROELETRÔNICA No século 19, pouco se sabia a respeito de semicondutores e muito menos de dispositivos feito com estes materiais. Houve, no entanto, alguns trabalhos empíricos. É o caso da invenção do retificador a estado sólido, apresentado por F. Braun, em Este retificador foi feito com cristal de PbS, soldado com um fio metálico (diodo de ponta de contato). Este diodo apresentava característica muito instável e foi abandonado temporariamente, até uma época em que os diodos a válvula não atendiam à demanda de uso de freqüências mais altas. O início do século 20 por sua vez foi fundamental para o desenvolvimento da microeletrônica, pois houve um enorme progresso na teoria física, com o desenvolvimento da mecânica quântica, por Bohr, de Broglie, Heisenberg, Schrödinger e outros, notadamente durante os anos 20. Em paralelo a este fato, foi proposto um primeiro conceito de desenvolvimento de um transistor de efeito de campo em estado sólido. Em 1928, Lilienfeld, um homem muito à frente do seu tempo, patenteou a idéia de modular a condutividade de um semicondutor por meio de um campo elétrico, chamado como dispositivo de efeito de campo. Lilienfeld, no entanto, não teve sucesso na realização prática da sua proposta. Na década seguinte, dos anos 30, houve um forte crescimento no desenvolvimento de teorias quânticas em sólidos, ou seja, a aplicação da mecânica quântica em sólidos, com os conceitos de bandas de energias, banda proibida, mecânica estatística, portadores, etc, pelos trabalhos apresentados por Peieris, Wilson, Mott, Franck e vários outros (a maioria da Inglaterra). Estes conceitos teóricos permitiram entender os semicondutores e motivar a pesquisa por dispositivos semicondutores. No ano de 1936 a Bell Labs decide criar um grupo de pesquisa específico para estudar e desenvolver dispositivos semicondutores, com o objetivo de fabricar o transistor de efeito de campo. Outro grupo bastante ativo nesta área e que contribuiu significativamente com o trabalho na Bell Labs era o grupo da universidade de Purdue. Em 1940, R. Ohi identifica pela primeira vez semicondutores de Si tipo p e tipo n. No mesmo ano, J. Scaff e H. Theuerer mostram que o nível e o tipo de condutividade do Si são devido à presença de traços de impurezas. Durante os anos seguintes da II Guerra mundial, as pesquisas nesta área são suspensas na Bell Labs, devido a outras prioridades. Em meados dos anos 40, ao final da II Guerra mundial, o status da Eletrônica era baseado nos seguintes dispositivos básicos:

19 Válvulas termiônicas, que apresentavam as seguintes características: muito frágeis, caras e alto consumo de potência. Relés eletromecânicos, que por sua vez eram de comutação muito lenta. Estas limitações destes dispositivos motivaram o reinício da pesquisa e desenvolvimento de novos dispositivos a estado sólido. Assim, em 1946, a Bell Labs recria seu grupo de pesquisa em estado sólido, agora sob liderança de William Shockley, concentrando esforços na pesquisa dos semicondutores Ge e Si e de transistores de efeito de campo. Nesta época, um dos pesquisadores do grupo, Bardeen, sugere uma explicação pelo insucesso na obtenção do transistor FET baseado na alta densidade de estados de superfície dos semicondutores (dentro da banda proibida). Mas persistindo na pesquisa da invenção do FET, Bardeen e Brattain descobrem por acaso o efeito de transistor bipolar, em final de 1947, mais precisamente em 16 de dezembro. Este transistor é mostrado na Figura 3. Figura 3. Fotografia do primeiro transistor bipolar de contato descoberto em dezembro de 1947, por pesquisadores da Bell Labs. O transistor era constituído por uma base de Ge tipo n (contato de base pelas costas da amostra) e duas junções de contato tipo p na superfície, sendo um de emissor e outro o coletor, feitos um próximo ao outro. Após os cuidados necessários para patentear o invento e convencer o exército americano, que queria mantê-lo como segredo, a Bell Labs o anuncia publicamente em junho de O descobrimento do efeito transistor bipolar é sem dúvida atribuída aos pesquisadores Bardeen e Brattain, mas quem desenvolveu a teoria e explicação sobre o funcionamento do transistor bipolar foi o chefe deles, W. Shockley, em janeiro de A teoria de 10

20 Shockley, de injeção de portadores minoritários pela junção emissor-base, foi comprovada por meio de um transistor vertical fabricado em fevereiro de 1948, por J. Shive. Esta teoria torna-se amplamente acessível com o lançamento do livro Electrons and Holes in Semiconductors por W. Shockley em Mais tarde, em 1956, Shockley, Brattain e Bardeen são condecorados com o prêmio Nobel de física pelas contribuições referentes ao transistor bipolar. A pesquisa pela obtenção do transistor de efeito de campo foi mantida, apesar do descobrimento do transistor bipolar, sendo que em 1952, I. Ross e G. Dacey demonstram o primeiro transistor tipo JFET. Neste caso, a porta é constituída por uma junção pn, que controla a passagem de corrente pelo canal. Desta forma, contornou-se o problema de estados de superfície, que ainda não tinha sido resolvido até então. Um fato histórico que contribuiu muito com o desenvolvimento da microeletrônica foi o fato da Bell Labs licenciar seu invento a outras empresas. Por um preço de US$ ,00, empresas como Texas Instruments e Sony (na época com outro nome), compraram a licença para aprender e usar a tecnologia de fabricação de transistores. A tecnologia foi transferida através de um workshop realizado na Bell Labs em abril de Sony foi a primeira empresa a fabricar um radio totalmente transistorizado e comercializá-lo em escala, criando assim o mercado de consumo para transistores. Em 1955, Shockley deixa a Bell Labs e funda sua própria empresa, Shockley Semiconductors, que marca a origem do Vale do Silício, no estado de Califórnia. A sua empresa em si não foi marcante, porém ela começou com pesquisadores e empreendedores de alto nível, que depois criaram a Fairchild (1957) e Intel (1968), entre muitos outros. Entre estes pesquisadores destacam-se Gordon Moore, Robert Noyce e Andrew Grove. Uma vez dominados alguns processos de fabricação de transistores, nasceu a idéia de se fazer um circuito integrado. Este conceito foi proposto e patenteado por J. Kilby, da Texas Instruments, no ano de Kilby demonstrou sua idéia com um circuito fabricado sobre um único bloco de Si, contendo um transistor (em estrutura tipo mesa), um capacitor e um resistor. Estes dispositivos eram, no entanto, interconectados por meio de fios soldados nos contatos dos mesmos. Uma fotografia deste circuito integrado rudimentar é mostrada na Figura 4. 11

21 Figura 4. Fotografia do primeiro circuito integrado desenvolvido por J. Kilby, em Em paralelo, um grupo da Fairchild desenvolve um processo superior para fabricar transistores (J. Hoerni) e chamado de processo planar. Este mesmo processo é adaptado logo em seguida, no mesmo ano, por R. Noyce do mesmo grupo, para a fabricação de circuitos integrados. Este processo foi fundamental para o progresso da microeletrônica, já que seu princípio básico, acrescida de várias inovações e evoluções, vêm sendo usado até hoje na fabricação dos modernos CI s. O início da comercialização de CI s inicia-se a partir do ano de 1962, não parando mais de crescer em termos de volume e de densidade de transistores por chip. A Figura 5 mostra a fotografia do primeiro CI fabricado pelo processo planar. Marcos precursores e fundamentais para a invenção do processo planar foram: a) em 1952, C. Fuller da Bell Labs, publica seu estudo sobre difusão de dopantes doadoras e aceitadoras em Si; b) em 1955, Frosch e Derick usam camadas de SiO2 para delimitar as áreas de difusão; c) em 1955, Andrus e Bond desenvolvem materiais tipo fotorresistivo para a litografia e gravação de padrões em filmes de SiO2. 12

22 Figura 5. Fotografia do primeiro circuito integrado fabricado por processo planar na Fairchild em O estudo e desenvolvimento de processos de oxidação de Si permitiram finalmente o desenvolvimento do tão sonhado transistor de efeito de campo com porta isolada, ou seja, o transistor MOSFET ou simplesmente MOS. Em 1960, um grupo da Bell Labs, D. Kahng e M. Atalla, demonstram o transistor MOS. A interface SiO2/Si é uma interface de muito boa qualidade, com baixa densidade de estados de superfície. Mas apesar disto, os dispositivos MOS apresentavam uma estabilidade pobre, causando um atraso de mais 10 anos para seu uso em grande escala. O motivo deste problema era a falta de controle de contaminação de impurezas. Mais especificamente, impurezas de Na, que são responsáveis por cargas positivas dentro do isolante de porta e que causa um desvio na tensão de limiar dos transistores (altera a densidade de portadores induzidos no canal). A combinação de transistores MOS de canal n e de canal p num mesmo substrato, levou F. Wanlass a propor a tecnologia CMOS em Outros marcos históricos que contribuíram enormemente para o avanço das tecnologias MOS foram, a) o uso de filme de silício policristalino dopado como material de porta de transistores, a partir de 1966, e b) o uso da técnica de implantação de íons para o ajuste da tensão de limiar do transistores, pela dopagem da região de canal com muita precisão. 3. O TRANSISTOR MOS O princípio básico do transistor MOS é na verdade bem simples e foi proposto e patenteado já em 1928, por Lilienfeld, um homem muito à frente do seu tempo. Dizemos à frente do seu tempo, pois a realização física do transistor MOS não foi possível na época, pela não maturidade tecnológica. A Figura 6 ilustra um desenho esquemático do transistor, como apresentado na patente. 13

23 Figura 6. Desenho esquemático do transistor MOSFET como apresentado por Lilienfeld, em A limitação tecnológica da época refere-se ao não controle e alta densidade de estados e cargas de superfície do semicondutor. Esta alta densidade de estados de superfície produzia uma blindagem do semicondutor, impedindo assim uma modulação da densidade de portadores, portanto, da condutância entre os contatos de fonte e dreno, pela tensão de porta. Finalmente, apenas em 1960, obteve-se sucesso na fabricação do transistor MOS, na Bell Labs, por D. Kahng e M. Atalla. A Figura 7 mostra um desenho esquemático do transistor MOS tipo nmos (substrato p). O transistor MOS é um dispositivo de quatro terminais, sendo estes: fonte, dreno, porta e substrato. O transistor pmos é complementar ao nmos, ou seja, é formado por substrato tipo n e regiões de fonte e dreno tipo p.

24 Figura 7. Desenho esquemático da estrutura moderna do transistor MOSFET em perspectiva, corte em secção transversal e o símbolo do transistor nmos REGIÕES DE OPERAÇÃO Dependendo da polarização dos quatro terminais do transistor, definem-se basicamente 3 regiões de operação do mesmo: corte, linear e saturação. A Figura 8 mostra uma série de curvas características de um transistor nmos. O transistor nmos funciona com tensões de porta e dreno positivas em relação à fonte, passando corrente positiva do dreno para a fonte. O transistorr pmos por outroo lado, funciona com tensões de porta e de dreno negativas em relação à fonte, passando corrente negativa do dreno para a fonte.

25 Figura 8. Curvas características de transistor nmos, com indicação das regiões de operação: corte, linear e saturação. Para tensão de porta menor que a tensão de limiar, VT, do transistor, a densidade de cargas no canal é nula ou muito pequena. Desta forma, a corrente que fluirá entre dreno e fonte também será nula ou muito pequena (desprezível em escala linear). Nestas condições, o transistor está em região de corte, ou ainda, em região sub-limiar. Para tensão de porta acima do valor da tensão de limiar e tensão de dreno com valor pequeno, o transistor está na região linear ou também chamado de região triodo. Nesta região, a corrente é diretamente proporcional às tensões de porta e de dreno. Como a densidade de cargas no canal é diretamente proporcional à tensão VGS, a condutância, ou a corrente IDS, entre dreno e fonte, também segue esta mesmo relação com VGS. No entanto, como mostraremos no próximo item, a condutância de canal apresenta uma dependência com a tensão de dreno. Mais especificamente, a condutância diminui com a tensão VDS, resultando num aumento não linear da corrente IDS com VDS. Agora, quando a tensão de dreno, VDS, passa de certo valor, a corrente IDS, fica aproximadamente constante. Esta região é a chamada de saturação. A tensão VDS a partir da qual a 16

26 corrente satura, é chamada de tensão de saturação, VDssat. Esta tensão apresenta uma dependência com a tensão de porta aplicada RELAÇÕES DE CORRENTE-TENSÃO DO TRANSISTOR MOS No desenvolvimento de modelos de corrente do transistor faremos uso das seguintes hipótesess ou aproximações: A mobilidade de portadores de canal é constante. O gradiente de potencial na direção y, de fonte para dreno, é muito menor que o gradiente de potencial na direção x, de porta para substrato. Esta aproximação é conhecida como aproximaçãoo de canal gradual e permite simplificar a equação de Poisson tridimensional para unidimensional. Desta forma, todos os resultados da análise de densidades de carga de inversão e de depleção do capacitor MOS, bem como do diodo controlado por porta, podem ser aplicados diretamente ao transistor. Temos o canal formado em toda a superfície, desde a fonte até o dreno (região linear ou triodo). A Figura 9 mostra um desenho esquemático do transistorr nmos polarizado em região linear, onde temos um canal formado (inversão forte) desde a fonte até o dreno. A fonte é considerada aterrada, ou seja, o terminal de referência para as tensões de porta, dreno e substrato. Mostraremos que a densidade carga de inversão não é constante ao longo do canal, mas ao contrário, reduz-se da fonte até o dreno (VDS>0). Figura 9. Desenho esquemático de transistor nmos polarizado na região linear de operação.

27 3.3. TIPOS DE MOSFETS S O transistor complementa ar ao nmos é chamado transistor pmos de enriquecimento. Por definição, transistor de enriquecimento é um transistor normalmente cortado, ou seja, se a tensão de porta for nula, a corrente será nula. Esta definição se aplica tanto ao nmos comoo ao pmos. Tanto o nmos como o pmos têm também o transistor do tipo depleção, que significa um transistorr normalmente conduzindo, ou seja, mesmo com a tensão de porta nula, pode passar corrente pelo transistor. Para tornar o transistor do tipo depleção podemos, por exemplo, reduzir a dopagem ou ainda mais drasticamente, formar um canal por uma junção metalúrgica na superfície, por uma dopagem do tipo opostoo ao do substrato. A Figura 10 ilustra os quatro tipos de transistores, incluindo um esquemático estrutura, suas curvas características e seu símbolo. de sua Figura 10. Estrutura, curvas características e símbolo dos quatro tipos de MOSFETs: a) nmos de enriquecimento, b) nmos de depleção, c) pmos de enriquecimento, d) pmos de depleção.

28 4. O AMPLIFICADOR OPERACIONAL O amplificador operacional é formado basicamente de três estágios, cada um com suas particularidades e devidas funções, para exemplificar melhor este conceito, será usado o circuito interno do amp op 741 que embora tenha sido introduzidoo há aproximadamente 30 anos continua tão relevante e importante como sempre foi. A Figura 11 ilustra o circuito do amplificador operacional 741. Como o caso dos mais modernos amp ops em CI, o 741 requer uma fonte simétrica, +V CC e V EE (normalmente V CC =V EE = 15V). É importante observar que nenhum nó do circuito está conectadoo ao terra, que é o terminal comum das duas fontes de alimentação. Figura 11. O circuito do amp op 741. Q 11, Q 12 e R 5 geram a corrente de polarização de referência IREF. Q 10, Q 9 e Q 8 polarizam o estágio de entrada, composto por Q 1 a Q 7. O segundo estágio, que fornece ganho, é formado por Q 16 e Q 17 com Q13B atuando como carga ativa. O estágio de saída classe AB é formadoo por Q 14 e Q 20 com dispositivos de polarização Q 13A, Q18 e Q 19 e com um acoplador de entradaa Q 23. Os transistores Q15, Q 21, Q 24 e Q 22 servem para proteger o amplificador contra curtos-circuitos na saída e estão normalmente cortados.

29 4.1. A POLARIZAÇÃO DO CIRCUITO A corrente de polarização de referência do circuito 741, IREF, é gerada no ramo extremo esquerdo, consistindo em dois transistores conectados como diodo, Q 11 e Q 12 e a resistência R 5. Usando uma fonte de corrente formada por Q 11, Q 10 e R 4 a corrente de polarização para o primeiro estágio é gerada no coletor de Q 10. Outro espelho de corrente formado por Q 8 e Q 9 faz parte da polarização do primeiro estágio. A corrente de polarização de referência IREF é usada para fornecer duas correntes proporcionais nos coletores de Q 13. Esse transistor de coletor duplo pode ser visto como dois transistores cujas junções emissor-base estão conectadas em paralelo. Logo, Q 12 e Q 13 formam um espelho de corrente de saída dupla: uma saída, a do coletor de Q 13B, fornece a corrente de polarização para o Q 17 e a outra saída, a do coletor de Q 13A, fornece a corrente de polarização para o estágio de saída do amp op. Dois outros transistores, Q 18 e Q 19, fazem parte do processo de polarização CC. O objetivo de Q 18 e Q 19 é estabelecer duas quedas de VBE entre as bases dos transistores de saída Q 14 e Q CIRCUITO DE PROTEÇÃO CONTRA CURTO-CIRCUITO O circuito do 741 incluí vários transistores que estão normalmente em corte e conduzem apenas no evento de tentativa de drenagem de uma elevada corrente no terminal de saída do amp op. Isso poderia acontecer, por exemplo, se o terminal de saída fosse curto-circuitado com os terminais de uma das fontes de alimentação. A malha de proteção contra o curto-circuito consiste em R 6, R 7, Q 15, Q 21, Q 24, R 11 e Q O ESTÁGIO DE ENTRADA O circuito do 741 consiste em três estágios: um estágio diferencial de entrada, um estágio intermediário de alto ganho com saída simples e um estado de saída reforçador (buffer). O estágio de entrada consiste nos transistores de Q 1 até Q 7, com a polarização executada por Q 8, Q 9 e Q 10. Os transistores Q 1 e Q 2 funcionam como seguidores de emissor, fazendo com que a resistência de entrada seja elevada e entregando um sinal de entrada diferencial para o amplificador diferencial com base comum formado por Q 3 e Q 4. 20

30 Os transistores Q 5, Q 6 e Q 7 com os resistores R 1, R 2 e R 3 formam o circuito da carga do estágio de entrada. Esse é um circuito de carga elaborado com um espelho de corrente que não apenas proporciona uma resistência de carga elevada, mas também converte o sinal diferencial na forma de uma saída simples, sem perda no ganho ou na rejeição de mo do comum. A saída do estágio de entrada é de terminação simples, tomada no coletor Q 6. Cada circuito amp op inclui um deslocador de nível cuja função é deslocar o nível CC do sinal, de modo que o sinal na saída do amp op possa excursionar nos sentidos positivos e negativos. No 741, o deslocamento de nível é feito no primeiro estágio usando os transistores pnp Q 3 e Q 4. Embora os transistores tenham um funcionamento pobre em altas freqüências, seu uso na configuração base comum (conhecida por ter uma boa resposta em altas freqüências) não prejudica seriamente a resposta de freqüência do amp op. O uso dos transistores pnp no primeiro estágio resulta em uma vantagem adicional: proteção dos transistores Q 1 e Q 2 contra ruptura da junção emissor-base. Como a junção emissor-base de um transistor npn atinge a ruptura com cerca e 7V de polarização reversa, estágios diferenciais com transistores npn regulares podem ter problema se a tensão de alimentação for acidentalmente conectada entre os terminais de entrada. Os transitores pnp, contudo, têm tensões de ruptura emissor-base elevadas (cerca de 50V); e pelo fato de serem conectados em série com Q 1 e Q 2, oferecem uma proteção dos transistores de entrada Q 1 e Q 2 do O SEGUNDO ESTÁGIO O segundo estágio ou estágio intermediário é composto por Q 16, Q 17 e Q 13B e por dois resistores, R 8 e R 9. O transistor Q 16 age como um seguidor de emissor, dando, portanto, ao segundo estágio uma resistência de entrada elevada. Isso minimiza o efeito de carga sobre o estágio de entrada e evita perdas no ganho. O transistor Q 17 funciona como um amplificador emissor comum com um resistor de 100Ω no emissor. Sua carga é composta pela resistência de saída elevada da fonte de corrente com o pnp Q 13B em paralelo com a resistência de entrada do estágio de saída (visa olhando para a base de Q 23 ). O uso de uma fonte de corrente com o transistor como uma resistência de carga é uma técnica conhecida por carga ativa. Ela nos permite obter um alto valor de ganho sem recorrer ao uso de elevadas resistências de carga, o que ocuparia uma grande área na pastinha e exigiria um alto valor para a fonte de tensão. 21

31 A saída do segundo estágio é tomada no coletor de Q 17. O capacitor CC está conectado ao caminho da realimentação do segundo estágio para proporcionar uma compensação de freqüência usando a técnica da compensação de Miller. Um capacitor, relativamente pequeno, dá ao 741 um pólo dominante em torno de 4Hz. Além do mais, a separação dos pólos faz com que outros pólos sejam deslocados para freqüências muito mais altas, dando ao opamp uma queda uniforme no ganho de -20 db/década, com uma faixa de passagem de ganho unitário de cerca de 1MHz. Deve ser observado que, embora C C seja de pequeno valor, a área da pastinha que ele ocupa é cerca de 13 vezes a de um transistor npn padrão O ESTÁGIO DE SAÍDA A finalidade do estágio de saída é proporcionar ao amplificador uma baixa resistência de saída. Além disso, o estágio de saída deve ser capaz de fornecer uma corrente relativamente elevada à carga sem dissipação de uma grande quantidade de potência indevida no CI. O 741 utiliza um eficiente estágio de saída classe AB. O estágio de saída consiste em um par complementar Q 14 e Q 20. Os transistores Q 18 e Q 19 são alimentados pela fonte de corrente Q 13A e polarizam os transistores de saída Q 14 e Q 20. O transistor Q 23 funciona como um seguidor de emissor, minimizando, portanto, o efeito de carga do estágio de saída sobre o segundo estágio AMP OPS CMOS A Figura 12 mostra uma arquitetura popular de amp ops CMOS conhecida como configuração de dois estágios. O circuito utiliza uma fonte de alimentação simétrica, usualmente de ±5V, mas pode ser de até ±2,5V, para as tecnologias avançadas, com características de tamanho reduzido. Uma corrente de polarização de referência IREF é gerada externamente ou usando um dos circuitos da pastilha. O espelho de corrente por Q 8 e Q 5 fornece uma corrente de polarização ao par diferencial Q 1 -Q 2. A razão W/L de Q 5 é escolhida para manter a polarização desejada no estágio de entrada. O par diferencial de entrada tem como carga ativa o espelho de corrente formado por Q 3 e Q 4. O segundo estágio consiste em Q 6, que é um amplificador fonte comum tendo a fonte de corrente, o transistor Q 7, como uma carga ativa. Como no 741, a compensação de freqüência é implementada por um capacitor de realimentação Miller C C mais um resistor. 22

32 Figura 12. Configuração de dois estágios do amp op CMOS

33 5. PROJETO DE UM AMPLIFICADOR OPERACIONAL O projeto do amplificador operacional oferece todas as dificuldades do projeto de circuitos analógicos tal como produto ganho-largura de banda (GBW), ganho, estabilidade e polarização. A principal característica do amplificador CMOS em relação aos convencionais é o fato de terem, usualmente, como carga capacitâncias de pf o que não exige, algumas vezes, estágios de saída. Geralmente para projetos destes amplificadores são fornecidos as especificações do processo, tensão de alimentação, corrente de alimentação e faixa de temperatura de operação, sendo pedidos os índices de desempenho de ganho, largura de banda, slew rate, offset, ruído e área de layout. Devido à maior simplicidade, o projeto será inicialmente feito para um amplificador de transcondutância (OTA) que é um amplificador operacional sem o estágio de saída PROJETO DE UM OTA SIMPLES O projeto de um OTA CMOS consiste na determinação da razão de aspecto de todos os transistores para uma dada especificação de GBW, margem de fase, ganho, etc. 24