Introdução. Integrado CD4001

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1 Código do Laboratório: AP05 Data: 02/04/2009 Nomes: Bruno Jurkovski Cartão número Marcos Vinicius Cavinato Cartão número Turma D Introdução O trabalho realizado na aula prática do dia 02/04/2009 consistia na seguinte série de etapas: primeiramente montamos um circuito com três NOR em série. Para tal montagem, utilizamos um circuito integrado CD4001 (descrito abaixo). Para fazer a ligação entre os pinos do circuito, utilizamos fios de cobre extraídos de cabos de rede. Com o circuito montado, visualizamos no osciloscópio os sinais de entrada e saída do terceiro NOR, bem como os sinais de entrada e de saída do circuito, utilizando para isso dois canais. Através do osciloscópio pudemos perceber os tempos de propagação e os tempos de subida e de descida, os quais foram objeto de estudo do grupo para realização do relatório. Integrado CD4001 O circuito integrado utilizado em aula (CD4001) possui 4 portar lógicas NOR, com a seguinte pinagem: Figura 1 Pinagem do CD4001 Pino: Função 1 Entrada da porta NOR1 2 Entrada da porta NOR1 3 Saída da porta NOR1 4 Saída da porta NOR2 5 Entrada da porta NOR2 6 Entrada da porta NOR2

2 Parâmetro VIH VIL VOH VOL IOH IOL 7 Vss 8 Entrada da porta NOR4 9 Entrada da porta NOR4 10 Saída da porta NOR4 11 Saída da porta NOR3 12 Entrada da porta NOR3 13 Entrada da porta NOR3 14 Vcc Tabela 1 Pinos e especificações Parâmetro Valor Típico Valor Mínimo Valor Máximo VIH 9 V 11 V - VIL 6 V - 4 V VOH 15 V 14,95 V - VOL 0-0,05 V IOH -8,8 Ma -3 ma - IOL 8,8 ma 3 ma - tphl 35 ns - 70 ns tplh 35 ns - 70 ns Tabela 2 Valores típicos, máximos e mínimos do componente Significado Mínima tensão de entrada aceita para o valor lógico 1 ser reconhecido na porta. Máxima tensão de entrada aceita para o valor lógico 0 ser reconhecido na porta. Mínima tensão de saída aceita para que o valor lógico 1 seja reconhecido Máxima tensão de saída aceita para que o valor lógico 0 seja reconhecido Maior corrente de saída Menor corrente de saída tphl Tempo de atraso de propagação do sinal lógico 1 para o sinal lógico 0 tplh Tempo de atraso de propagação do sinal lógico 0 para o sinal lógico 1 Tabela 3 Significados dos parâmetros

3 Esquema do circuito montado no laboratório Figura 2 Esquema do circuito montado em laboratório Para o sinal de entrada foi utilizada uma onda quadrada de 2 Mhz, com tensão de 0 a 15 V. Gráficos dos sinais de entrada e saída Gráfico 1 Sinal de saída do circuito com o t rlh = 15ns e t dlh = 8 ns

4 Gráfico 2 Sinal de saída do circuito com t rhl = 18ns e t dhl = 12ns Tabela de tempos Através dos gráficos de saída do circuito utilizado, podemos observar os tempos de propagação de subida (tdlh) e de propagação de descida (tdhl) tempos que a onda leva para ir de 0 a 50% e de 100 a 50% de seu valor, respectivamente e os tempos de subida (trlh) e de descida (trhl) tempos para a onde ir de 10 a 90% e de 90 a 10% de seu valor, respectivamente. Através do tempo de propagação de subida e do tempo de propagação de descida, podemos calcular o tempo de propagação médio do circuito. Assim, t d = t dlh t dhl 2 = 812 = 10ns 2 Abaixo, uma tabela com os tempos de propagação, subida e descida encontrados. tdlh tdhl td trlh trhl 8 ns 12 ns 10 ns 15 ns 18 ns

5 Suponha que um processador pipeline seja construído, onde cada estágio tem 6 portas lógicas NOR em série (iguais as usadas nessa experiência). Qual seria a frequência máxima de operação de cada estágio desse pipeline, considerando-se que o tempo dos registradores é igual a zero e que os tempos de atraso de cada porta lógica são os mesmos medidos nessa aula? Compare a frequência de operação de um processador construído com as portas lógicas dessa aula com as dos processadores atuais (2,0 GHz). Explique as diferenças nos valores encontrados. Como o tempo de atraso da trinca de portas é, em média, 18 ns (utilizando o maior tempo para o cálculo) e cada estágio tem 6 portas, o processador terá um tempo de atraso cerca de 2 vezes maior do que o do circuito montado em aula, já que possui o dobro de portas. Assim, espera-se um atraso de cerca de 36 ns. Através do período podemos calcular a frequência esperada para este processador, utilizando a fórmula f = 1 t = 1 36 ns = ,777Hz. Logo, a frequência máxima de cada estágio é de cerca de 27 Mhz. Os processadores existentes atualmente suportam frequências muito maiores do que essa, já que utilizam uma tecnologia muito mais avançada na sua fabricação, com transistores muito menores (implicando assim em uma menor capacitância e menor tempo de propagação). Conclusão, interesses, dificuldades e sugestões A dificuldade maior para a realização da aula prática deu-se pelo fato de nosso circuito integrado CD4001 apresentar problemas. Fizemos a montagem do circuito e não obtivemos os dados corretos no osciloscópio. Checamos se todos os cabos estavam conectados corretamente e não obtivemos sucesso na saída do osciloscópio. Tentamos, ainda, trocar todos os cabos que confeccionamos durante a aula e que conectavam os pinos do circuito, à fim de solucionar possíveis problemas de fio quebrado ou em mau estado, mas ainda assim não obtivemos sucesso. Após ultrapassarmos o tempo de nossa aula e avançarmos sobre o tempo da aula prática da turma seguinte a ocupar a sala, pudemos constatar que o problema estava no circuito integrado. Após providenciarmos a troca do CD4001 por outro equivalente, obtivemos a saída desejada no osciloscópio e finalizamos as tarefas propostas.