Broadband Engine Cell Processor. Arquitetura e Organização de Processadores (CPM237) Rodrigo Bittencourt Motta

Tamanho: px

Começar a partir da página:

Download "Broadband Engine Cell Processor. Arquitetura e Organização de Processadores (CPM237) Rodrigo Bittencourt Motta"

Manuela Laranjeira
5 Há anos
Visualizações:

1 Broadband Engine Cell Processor Arquitetura e Organização de Processadores (CPM237) Rodrigo Bittencourt Motta rbmotta@inf.ufrgs.br Junho/06

2 Plano de Apresentação Introdução Visão Geral Organização Interna EIB (Element Interconnect Bus) PPE (Power Processor Element) SPE (Synergistic Processor Element) Modelos de Programação Possibilidades Futuras Referências

além do escopo dos videogames; Desenvolvimento iniciado em 2000 envolve cerca de 400 pessoas das três

3 Introdução A plataforma está sendo desenvolvida através de uma parceria entre três empresas: Sony, Toshiba e IBM; Abordagem agressiva, produzindo o chip usando um design full custom; Planejamento de uso do chip além do escopo dos videogames; Desenvolvimento iniciado em 2000 envolve cerca de 400 pessoas das três empresas; Investimento em torno de 400 milhões de dólares Motivações Sony Playstation 3 IBM Blade Server Toshiba HDTV

4 Visão Geral 241 milhões de transistores Área de 235mm 2 Consumo de potência de 60-80W em 1.2V Tecnologia de 90nm usando processo SOI (Silicon-On-Insulator) 8 camadas de metal Capaz de executar em velocidades superiores a 4GHz 9 cores 1 PPE 8 SPEs 10 threads simultâneas 256Gflops com precisão simples em 4GHz 26Gflops com precisão dupla em 4GHz

5 Organização Interna PPE (Power Processor Element) Dual high speed I/O channels (76.8 GBytes in total) SPE (Synergistic Processor Elements) Dual 12.8 GByte per second memory busses (25.6 Gbytes per second in total) EIB (Element Interconnect Bus)

6 EIB (Element Interconnect Bus) 4 anéis de 16 bytes que suportam até 3 transferências simultâneas Transmite até 96 bytes por ciclo de relógio

7 EIB (Element Interconnect Bus) 4 anéis de 16 bytes que suportam até 3 transferências simultâneas Transmite até 96 bytes por ciclo de relógio

8 EIB (Element Interconnect Bus) 4 anéis de 16 bytes que suportam até 3 transferências simultâneas Transmite até 96 bytes por ciclo de relógio

9 PPE (Power Processor Element) Executa o Sistema Operacional e a maioria das aplicações Envia as tarefas de computação intensiva para serem executadas nos SPEs Processador de 64 bits 32Kb I-Cache e 32 Kb D-Cache 512 Kb de memória cache L2 Utiliza o ISA do PowerPC Executa até duas instruções por ciclo de relógio Executa até duas threads simultaneamente Despacho in-order Pipeline de 23 estágios BHT de 4 Kb Fetch de 4 instruções por ciclo de relógio

inteiros 128 registradores de 128bits Unidade de memória de 256Kb (Local Store) Fetch de 2

10 SPE (Synergistic Processor Element) Cada Cell contem 8 SPEs Processadores vetoriais (SIMD) 2 pipelines independentes 4 unidades de ponto flutuante de precisão simples 4 unidades de inteiros 128 registradores de 128bits Unidade de memória de 256Kb (Local Store) Fetch de 2 instruções por ciclo de relógio Despacho in-order 21 milhões de transistores Área de 15mm 2 Consumo de 5W a 4GHz

11 SPE (Synergistic Processor Element) SPE Local Stores Sem cache? 256Kb por SPE SPEs operam sobre registradores que são lidos/escritos das Local Stores As Local Stores acessam a MP em blocos de 1Kb mínimo (16Kb máximo) São similares à memórias Scratchpad Latências: Simples de ponto fixo 2 ciclos Complexas de ponto Fixo 4 ciclos Load 6 ciclos Ponto flutuante SP 6 ciclos Multiplicação Inteira 7 ciclos Branch miss 20 ciclos Ponto flutuante DP 13 ciclos Enfileiramento por DMA 20 ciclos

12 Modelos de Programação Pipeline de múltiplos estágios (1) Estágios paralelos (2) Baseado em serviços (3) (1) (3) (2)

13 Modelos de Programação Exemplo Decodificação do sinal da HDTV

14 Possibilidades Futuras Processamento distribuído com vários Cells

15 Referências Brian Flachs. et al. "The Microarchitecture of the Synergistic Processor for a Cell Processor". IEEE Journal of Solid-State Circuits, Volume 41, pp Pham, D. et al. "The design methodology and implementation of a first-generation CELL processor: a multi-core SoC". Custom Integrated Circuits Conference, Proceedings of the IEEE 2005, pp Michael Day; Peter Hofstee. "Hardware and Software Architectures for the CELL BROADBAND ENGINE processor". CODES+ISSS Conference. Cell Broadband Engine resource center. Disponível em ibm.com/developerworks/power/cell. Cell Architecture Explained. Disponível em

Documentos relacionados

Arquitetura Cell Broadband Engine

Universidade de São Paulo Instituto de Matemática e Estatística Arquitetura Cell Broadband Engine Mikail Campos Freitas São Paulo 6 de dezembro de 2010 Sumário 1 Introdução 2 2 História do Cell 3 3 Principais