28/8/13. Processadores. Introdução

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1 Processadores 1 Introdução 2 1

2 Data path 3 Data Path Composto pelo conjunto de registradores e o ULA Instruções register-memory Operações diretamente na memória Transferências entre memória e registrador Instruções register-register Valores armazenados em registrador Ciclo de Dados Tempo de uma operação na ULA Velocidade de processamento 4 2

3 Execução de instruções Ciclo fetch-decode-execute parece muito com um programa equivalência entre hardware e software Interpretação de comandos CPUs tinha poucas instruções originalmente Tendência: CPU rápida implica em muitas instruções específicas 5 Microprogramação Conceito de família de procesadores Manter compatibilidade O termo arquitetura foi cunhado assim Técnica sugerida por Wilkes (1951) Um software dentro do hardware Substituído progressivamente por hardware para obter maior desempenho 6 3

4 Benefícios de microgramação Permite consertar instruções erradas sem refazer o hardware Capacidade de acrescentar instruções com custo baixo Projeto estruturado desempenho em desenvolvimento, teste e documentação Vantagem adicional ROM era mais rápido do que RAM 7 RISC versus CISC Será que alguém hoje pensa em gerar um sistema operacional menos poderoso? Começou com o 801 na IBM RISC RISC II SPARC (Patterson) MIPS (Hennessy) Mudança de tendência Quantas instruções podem ser despachadas por unidade de tempo 8 4

5 Princípios de projeto Depois da guerra religiosa Pessoas parecem ter convergido à um conjunto de regras básicas dado o estado da arte Mudanças tecnológicas podem mudar essas regras Processadores modernos seguem esses princípios Conhecidos como princípios RISC Restrições externas 9 Princípios RISC Toda instrução deve ser executada diretamente pelo hardware O mundo deu uma volta completa Deve-se maximizar a taxa de execução de instruções não importa quanto tempo cada instrução demora... ;-) Paralelismo se torna fundamental e a coisa toda se torna interessante 10 5

6 Princípios RISC Instruções devem ser fáceis de decodificar diretamente relacionado com a velocidade de disparo de cada instrução Apenas LOADs e STOREs acessam a memória Tendência a usar registradores ao máximo Acesso a memória é lento Ter muitos registradores Minimizar o custo de spill de registradores 11 Paralelismo a nível de instrução Acelerar o clock não é o suficiente Mais cedo ou mais tarde esbarra-se em limites tecnológicos Paralelismo é a resposta natural A nível de instrução cada instrução é executada paralelamente para obter mais MIPS A nível de processador usar mais CPUs independentes 12 6

7 Pipelining Desde 1959 instruções precisam ser buscadas na memória e depois executadas dois estágios: prefetch Atualmente instruções são divididas em mais estágios cada estágio é tratado por uma porção específica de hardware Trade-off entre latência e largura de banda 13 Pipelining 14 7

8 Arquiteturas Superescalares Se um é bom, dois é melhor ainda velocidades relativas dos estágios conflito de instruções e o compilador começa ter que ficar inteligente As vezes apenas 1 pipeline com certas unidades funcionais replicadas ou variadas 15 Pipeline replicado 16 8

9 Múltiplos caminhos 17 Paralelismo a nível de processador Primeira lei do software (Nathan Myhrvold) Software é um gás que expande pra ocupar todo o seu recipiente Existe um limite até onde 1 CPU pode ser rápida velocidade da luz dissipação de calor paralelismo de instrução ajuda 18 9

10 Processadores vetoriais ILLIAC (1972) Grande número de processadores idênticos, ligados segundo um topologia regular Processadores vetorais Instruções que operam em vetores Não são mais o foco da pesquisa 19 Arquitetura do ILLIAC IV 20 10

11 Multiprocessadores Entramos em programação paralela Várias configurações possíveis memória compartilhada ou distribuída Como programá-los o que podemos explorar? como resolver conflitos? Multicomputadores quando se escala para muitos processadores comunicação restrita a troca de mensagens 21 Memória 22 11

12 Definições É onde os dados e os programas são armazenados Binary Digit mais eficiente pela tecnologia atual Endereço de memória cada posição de memória recebe um nome cada posição armazena um conjunto de bits menor unidade endereçavel atualmente 1 byte = 8 bits palavra = maior unidade de processamento 23 Ordenação de bytes 1 byte é sempre organizado da direita pra esquerda para 1 palavra, a ordem dos bytes pode variar little endian (intel) big endian (sparc) questão de portabilidade e de interoperabilidade 24 12

13 Ordenação de bytes 25 Códigos de correção de erros Distância Hamming em quantos bits duas palavras diferem (d) Criação de códigos para os dados nem todas as combinações são válidas detecção de erros de até d 1 bits correção de erros de até (d 1)/2 bits Bits de paridade par ou ímpar distância hamming

14 Código de Hamming Acrescentam-se r = log(m) + 1 bits Os bits são numerados a partir de 1 Bit cujo número é potência de dois é bit de verificação (paridade) Exemplo: m = 8, r = 4, n = 12. Bit 1 paridade de: 1, 3, 5, 7, 9, 11. Bit 2 paridade de: 2, 3, 6, 7, 10, 11. Bit 4 paridade de: 4, 5, 6, 7, 12. Bit 8 paridade de: 8, 9, 10, 11, 12. Para achar o erro, soma-se o valor dos bits de paridade que estiverem incorretos 27 Memória Cache Desequilibrio de desempenho entre memória e CPU acesso ao barramento Princípio da localidade de referência acessos sequencias tendem a referenciar posições consecutivas colocar as posições mais acessadas na cache Se falhar, consulta memória primária 28 14

15 Memória Cache Supondo uma taxa de acerto h (hit ratio) taxa de falha (miss) 1 h tempo de acesso: C + (1 h)m obter taxas de acertos alta é fundamental Arquitetura de cache tamanho organização tamanho da linha caches separados quantidades de caches 29 Hierarquia de memória O conceito de cache se extende memórias primárias memória RAM do computador secundárias persistentes discos magnéticos terciárias sequenciais fitas 30 15

16 Discos magnéticos Um disco magnético sob um indutor Formato do setor: Preâmbulo permite saber qual é o setor sob o indutor Dados os bit armazenados (4096 bits) ECC Reed-Solomon Gap espaço entre setores Tamanho formatado versus não formatado Velocidade de rajada versus sustentada Recalibragem térmica Zoneamento 31 Discos magnéticos Floppy o indutor toca a superficie IDE migração da controladora do disco para o próprio disco EIDE: endereçamento lógico SCSI arquitetura de barramento melhor desempenho múltiplos acessos simultâneos arbitragem do barramento 32 16

17 RAID RAID versus SLED RAID parece com um SLED, mas possui vários discos operando coordenadamente Diversas configurações Nível 0: striping Nível 1: nível 0 com replicação Nível 2: stripes menores Nível 3: nível 2 com paridade Nível 4: nível 0 com código de verificação Nível 5: nível 4 sem 1 disco de verificação único 33 RAID 34 17

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